「d mos」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

A D-type N-channel MOS transistor HND3, an I-type N-channel MOS transistor HN1, and an E-type N-channel MOS transistor HNE1 are connected in parallel between node N2 and node N3.例文帳に追加

ノードＮ２とノードＮ３との間には、Ｄ型ＮチャネルＭＯＳトランジスタＨＮＤ３、Ｉ型ＮチャネルＭＯＳトランジスタＨＮ１、及びＥ型ＮチャネルＭＯＳトランジスタＨＮＥ１が並列に接続されている。 - 特許庁

The first differential amplification portion 11 is provided with a differential pair of D-type Pch MOS transistors MDPT1 and MDPT2, and a Pch MOS transistor MPT1.例文帳に追加

第１の差動増幅部１１には差動対をなすＤ型Ｐｃｈ ＭＯＳトランジスタＭＤＰＴ１及びＭＤＰＴ２とＰｃｈ ＭＯＳトランジスタＭＰＴ１が設けられる。 - 特許庁

To provide a MOS transistor including a Schottky-S/D structure having small interface resistance Rc.例文帳に追加

界面抵抗Ｒｃが小さいＳｃｈｏｔｔｋｙ−Ｓ／Ｄ構造を含むＭＯＳトランジスタを提供すること。 - 特許庁

With respect to n-channel MOS transistors TN-A and TN-B and p-channel MOS transistors TP-A and TP-B comprising the level shift circuit, p-channel MOS transistors TP-C and TP-D comprising a current mirror circuit are formed at the drain of the p-channel MOS transistors TP-A and TP-B.例文帳に追加

レベルシフト回路を構成するＮチャネルＭＯＳトランジスタＴＮ‐Ａ、ＴＮ‐ＢおよびＰチャネルＭＯＳトランジスタＴＰ‐Ａ、ＴＰ‐Ｂにおいて、ＴＰ‐Ａ、ＴＰ‐Ｂのドレインにカレントミラー回路を構成するＰチャネルＭＯＳトランジスタＴＰ‐ＣおよびＴＰ‐Ｄを構成する。 - 特許庁

The drain and the gate of a MOS transistor T1 are connected to the anode of a photo diode PD with a d-c voltage VPD applied to its cathode, and the drain and the gate of a MOS transistor T3 are connected to the source of the MOS transistor T1.例文帳に追加

カソードに直流電圧ＶPDが印加されたフォトダイオードＰＤのアノードにＭＯＳトランジスタＴ１のドレインとゲートを接続するとともに、このＭＯＳトランジスタＴ１のソースにＭＯＳトランジスタＴ３のドレインとゲートを接続する。 - 特許庁

A MOS transistor 36 as a switch element is connected between output terminals of first, second D/A converters 12, 13.例文帳に追加

第１，第２Ｄ／Ａ変換器１２，１３の出力端子の間に、スイッチ素子としてのＭＯＳトランジスタ３６を接続する。 - 特許庁

Power voltage for operation is supplied to the respective drain electrodes D of the pair of power MOS-FETs from a supply end of the power voltage for operation.例文帳に追加

動作用電源電圧の供給端からは１対のパワーＭＯＳ・ＦＥＴの各ドレイン電極を供給する。 - 特許庁

When MOS transistors in the same shape are arranged like a matrix, an inside MOS transistor is used as the constant current cell U, and MOS transistors arranged in the surroundings are used as dummy transistors D and MOS capacity C, the gate electrode, the source electrode, and the drain electrode of each dummy transistor D are connected to the same metal wire as that of a gate electrode of the constant current cell U.例文帳に追加

同一形状のＭＯＳトランジスタをマトリクス状に配置し、内側のＭＯＳトランジスタを定電流セルＵとして用い、周囲に配置されたＭＯＳトランジスタをダミートランジスタＤ及びＭＯＳ容量Ｃとして用いるときに、ダミートランジスタＤのゲート電極、ソース電極及びドレイン電極を、定電流セルＵのゲート電極と同じメタル配線に接続する。 - 特許庁

The source terminal S of the p-channel MOS transistor PT1 is connected to a node ND1, and the drain terminal D is made an ground terminal.例文帳に追加

ｐチャネルＭＯＳトランジスタＰＴ１のソース端子ＳがノードＮＤ１に接続され、そのドレイン端子Ｄが接地端子とされる。 - 特許庁

In the inverter, each arm A contains normally-on elements P and N-channel MOS transistors Q connected in series, built-in diodes D for the N-channel MOS transistors Q are used as free wheel diodes and the breakdown voltage of each N-channel MOS transistor Q is 10 to 50 V.例文帳に追加

このインバータでは、各アームＡは直列接続されたノーマリーオン素子ＰおよびＮチャネルＭＯＳトランジスタＱを含み、ＮチャネルＭＯＳトランジスタＱの内蔵ダイオードＤはフリーホイールダイオードとして使用され、ＮチャネルＭＯＳトランジスタＱの耐圧は１０〜５０Ｖである。 - 特許庁

The D-type Nch MOS transistor DNT2, which forms a differential pair with the D-type Nch MOS transistor DNT1, is connected to a drain of an E-type Nch MOS transistor NT2 of the first stage amplifying circuit 1, and a feedback voltage Ve1 outputted from a high-pass filter composed of a capacitor C2 and a resistor R4 is inputted to the gate.例文帳に追加

Ｄ型Ｎｃｈ ＭＯＳトランジスタＤＮＴ１とは差動対をなすＤ型Ｎｃｈ ＭＯＳトランジスタＤＮＴ２は、ドレインが１段目の増幅回路１のＥ型Ｎｃｈ ＭＯＳトランジスタＮＴ２のドレインに接続され、ゲートにコンデンサＣ２及び抵抗Ｒ４から構成されるハイパスフィルターから出力される帰還電圧Ｖｅ１が入力される。 - 特許庁

To reduce the influence of variation during production of D type MOS transistors and temperature changes, in constant current and constant voltage circuits.例文帳に追加

定電流および定電圧回路におけるＤ型ＭＯＳトランジスタの製造上のばらつきや温度変化による影響を低減する。 - 特許庁

When the MOS type gates Mgx1 are turned off, the photodiodes PD again start the storage of charges by performing photoelectric conversion on incident light ((D)).例文帳に追加

ＭＯＳ型ゲートＭｇｘ１がオフとされ、フォトダイオードＰＤは入射光を光電変換して再び電荷の蓄積を開始する（（Ｄ））。 - 特許庁

A D/A converting circuit has gate lines 8 and diffusion layers 9 which are arranged in a lattice shape and when an arbitrary MOS transistor Q1 arranged at an intersection of a gate line 8 and a diffusion layer 9 turns on, diffusion layers 9 on the right and left sides of the position of the above MOS transistor Q1 conduct through the MOS transistor Q1.例文帳に追加

Ｄ／Ａ変換回路は、格子状に配置されるゲート線８と拡散層９を有し、ゲート線８と拡散層９の交差位置に配置された任意のＭＯＳトランジスタＱ１がオンすると、その場所の左右にある拡散層９がＭＯＳトランジスタＱ１を介して導通する。 - 特許庁

A MOS transistor D is a MOS transistor for leakage current cutoff, whose channel is longer than those of the MOS transistors A and B, is made to be conductive only when the circuit is made to operate by the action of an enable terminal (Enable) and is made to be nonconductive to interrupt the leakage current when the circuit is made to be in a standby mode.例文帳に追加

ＭＯＳトランジスタＤは、ＭＯＳトランジスタＡ，Ｂよりもチャネル長の長いリーク電流遮断用のＭＯＳトランジスタであり、イネーブル端子（Enable）の作用により、回路を動作させる時にのみ導通し、回路を待機させる時には非導通となってリーク電流を遮断する。 - 特許庁

A drain of the D-type Nch MOS transistor DNT1 is connected to a drain of an E-type Nch MOS transistor NT1 of a first stage amplifying circuit 1, and a gate is connected to a low potential side power (ground electric potential) VSS.例文帳に追加

Ｄ型Ｎｃｈ ＭＯＳトランジスタＤＮＴ１は、ドレインが１段目の増幅回路１のＥ型Ｎｃｈ ＭＯＳトランジスタＮＴ１のドレインに接続され、ゲートが低電位側電源（接地電位）ＶＳＳに接続される。 - 特許庁

In the first and second MOS variable capacitative elements, control voltage is respectively connected to a control voltage terminal TVc1 in common, and in addition, first and second main electrodes S and D are connected to each other at a common connection part sd.例文帳に追加

第1及び第2MOS可変容量素子は、それぞれ、制御電極が制御電圧端子TVc1に共通に接続され、さらに、第1及び第2主電極S，Dが共通接続部sdで互いに接続されている。 - 特許庁

To package a high-speed A/D converter having circuit configuration consisting of an N-type MOS transistor only in an NMOS solid-state image pickup device.例文帳に追加

ＮＭＯＳ型固体撮像装置に、Ｎ型ＭＯＳトランジスタのみで回路構成された高速なＡＤ変換器を搭載できるようにする。 - 特許庁

The second voltage is applied between the diffusion layer and the back gate of a second MOS transistor TD included in the second selection circuit (BL-D).例文帳に追加

また、第２選択回路（ＢＬ−Ｄ）に含まれる第２ＭＯＳトランジスタＴＤの拡散層とバックゲートとの間には、第２電圧が印加される。 - 特許庁

The MOS transistor has a high density source layer N^+S, a high density drain layer N^+D, a low density source layer N^-S and/or a low density drain layer N^-D both of which are diffused deeper than the high density source layer N^+S and the high density drain layer N^+D.例文帳に追加

ＭＯＳトランジスタは、高濃度ソース層Ｎ＋Ｓ及び高濃度ドレインＮ＋Ｄ層と、高濃度ソース層Ｎ＋Ｓ及び高濃度ドレイン層Ｎ＋Ｄより深く拡散された低濃度ソース層Ｎ−Ｓ又は／及び低濃度ドレイン層Ｎ−Ｄを有する。 - 特許庁

Drains D of the MOS TRs FET1, FET2 are connected to the secondary terminals T4 of the baluns BT1, BT2 and the sources S are connected to group.例文帳に追加

ＭＯＳトランジスタＦＥＴ１、ＦＥＴ２のドレインＤがバランＢＴ１、ＢＴ２の前記２次側の端子Ｔ４に接続され、ソースＳが接地される。 - 特許庁

The source terminal S of the n-channel MOS transistor NT1 is connected to a node ND1, and the drain terminal D is made the output terminal of a negative voltage VBB.例文帳に追加

ｎチャネルＭＯＳトランジスタＮＴ１のソース端子ＳがノードＮＤ１に接続され、そのドレイン端子Ｄが負電圧ＶＢＢの出力端子とされる。 - 特許庁

A diode D has current characteristics which depend on the temperature, this forward current flows in a (n) type MOS transistor N1 constituting a primary side of a current mirror.例文帳に追加

ダイオードＤは、温度に依存した電流特性を有し、この順方向電流は、カレントミラーの一次側を構成するｎ型ＭＯＳトランジスタＮ１を流れる。 - 特許庁

An S-terminal 42 of the MOS-FET40 is connected with the first current wiring 10 and a D-terminal 44 thereof is connected with the second current wiring 20 respectively by soft-soldering.例文帳に追加

ＭＯＳ−ＦＥＴ４０のＳ端子４２を第１電流配線１０に、また、Ｄ端子４４を第２電流配線２０に各々ハンダ付けで接続する。 - 特許庁

To provide a D-class amplifier which can control driving of an output power MOS transistor without using special circuit technology and electronic parts.例文帳に追加

特殊な回路技術や電子部品を用いることなく出力用のパワーＭＯＳトランジスタを駆動制御することができるＤ級増幅器を提供すること。 - 特許庁

From among five types of pad electrodes P1-P5, two types are selected to be connected to a source region S and a drain region D of each MOS transistor, so that any two combinations of the pad electrodes will not overlap each other so that each MOS transistor is measured separately.例文帳に追加

５つのパッド電極Ｐ１〜Ｐ５の中から、重複する組み合わせがないようにソース領域Ｓ及びドレイン領域Ｄとの接続がなされ、それぞれのＭＯＳトランジスタを独立に測定できるようにしている。 - 特許庁

The transconductance of the D-type Pch MOS transistors MDPT1 and MDPT2 in a saturation region and the transconductance of the Pch MOS transistor MTP1 and MPT2 in a saturation region are set equal to each other.例文帳に追加

Ｄ型Ｐｃｈ ＭＯＳトランジスタＭＤＰＴ１及びＭＤＰＴ２の飽和領域でのトランスコンダクタンスとＰｃｈ ＭＯＳトランジスタＭＰＴ１及びＭＰＴ２の飽和領域でのトランスコンダクタンスが同一になるように設定される。 - 特許庁

N channel MOS transistors MN1, MN2, MN4 and MN5 are turned on in accordance with a pulse signal whose pulsewidth is a term, wherein both the write enable signals WE1 and WE2 become H, data signals D and /D are written in the nodes N1 and N2.例文帳に追加

ライトイネーブル信号ＷＥ１およびＷＥ２がともにＨとなる期間をパルス幅とするパルス信号に応じてＮチャネルＭＯＳトランジスタＭＮ１，ＭＮ２，ＭＮ４，ＭＮ５がオンし、データ信号Ｄ，／ＤがノードＮ１，Ｎ２に書込まれる。 - 特許庁

To provide a D/A converter which reduces power noise caused when switching MOS transistors are switched and reduces power consumption in the D/A converter provided with plural switching MOS transistors guiding the current of a constant current source, which corresponds to an input digital signal, to an analog signal output terminal.例文帳に追加

入力ディジタル信号に応じた定電流源の電流をアナログ信号出力端子に導く複数のスイッチングＭＯＳトランジスタを備えたＤ／Ａコンバータに関し、スイッチングＭＯＳトランジスタをスイッチングさせるときに生ずる電源ノイズの低減と、消費電力の低減とを両立させたＤ／Ａコンバータを提供する。 - 特許庁

Consequently, since the N-channel MOS transistors Q of low breakdown voltage are used, the reverse recovery currents of the built-in diodes D can be decreased, and the switching loss can be reduced.例文帳に追加

したがって、低耐圧のＮチャネルＭＯＳトランジスタＱを使用するので、内蔵ダイオードＤの逆回復電流を低減でき、スイッチング損失を低減できる。 - 特許庁

After the annealing processing, an S/D preinjection processing for forming the source/drain regions of the MOS transistor and an LDD injection processing for forming the impurity diffusing regions for LDD are performed.例文帳に追加

このアニール処理後にソース・ドレイン領域を形成するＳ／Ｄ前注入処理と、ＬＤＤ用不純物拡散領域を形成するＬＤＤ注入処理とを行う。 - 特許庁

Thereby only the signal charge which is generated from the photodiode D during the ON period of the MOS transistor MC is stored in the capacitor C, so that accurate signal charge can be obtained.例文帳に追加

従って、キャパシタＣには、ＭＯＳトランジスタＭＣのＯＮ期間にフォトダイオードＤから発生した信号電荷のみが蓄積され、正確な信号電荷が得られる。 - 特許庁

The operation of the D-MOS transistor of an output stage circuit is started in a second front stage circuit, in which the limiting resistor is not connected to an output terminal so as not to delay starting of the operation.例文帳に追加

そのため前記ツェーナーダイオードと前段ＭＯＳトランジスタ間に制限抵抗を接続するが前記Ｄ−ＭＯＳトランジスタＯＮに立ち上がりに遅延時間が生じる。 - 特許庁

An amplifier circuit 20 has four bridge-connected semiconductor switches (MOS-FET) which constitute a D-class amplifier circuit and also function as a full bridge inverter.例文帳に追加

増幅回路２０は、Ｄ級増幅回路を構成するとともに、フルブリッジインバータとして機能する、ブリッジ接続された４つの半導体スイッチ（ＭＯＳ−ＦＥＴ）を有する。 - 特許庁

A voltage regulator 50 is a tri-level negative feedback amplifier, and has a phase compensation circuit 5 having D-type Nch MOS transistors DNT1 and DNT2.例文帳に追加

ボルテージレギュレータ５０は、３段構成の負帰還増幅器であり、Ｄ型Ｎｃｈ ＭＯＳトランジスタＤＮＴ１及びＤＮＴ２を有する位相補償回路５が設けられる。 - 特許庁

First - fourth terminals A, B, C and D dedicated to the ID are provided, MOS transistors Q11 and Q12 and a metal fuse F11 are connected between the first and second terminals, and the metal fuse F21 and the MOS transistors Q21 and Q22 are connected between the second and third terminals.例文帳に追加

ＩＤ専用の第１乃至第４の端子Ａ，Ｂ，Ｃ，Ｄを設け、第１，第２の端子間にＭＯＳトランジスタＱ１１，Ｑ１２とメタルヒューズＦ１１を接続し、第２，第３の端子間にメタルヒューズＦ２１とＭＯＳトランジスタＱ２１，Ｑ２２を接続する。 - 特許庁

In asynchronous BTL design for a class-D audio amplifier of the present invention, two independent signal routes are adopted and each of the signal routes comprises a PWM modulator, a pre-driver, and a power MOS circuit.例文帳に追加

本発明のＤクラスオーディオ増幅器の非同期性ＢＴＬ設計は、二つの独立した信号ルートを採取し、それぞれ、ＰＷＭ変調器、プレドライバ、及び、パワーＭＯＳ回路、からなる。 - 特許庁

In the dynamic circuit of the input portion 11 of the flip-flop circuit having the constitution with the scan, the number of serial connection stages of a MOS transistor applied with an input of a data signal D is set less than the number of the serial connection stages of the MOS transistor applied with a test input signal SI.例文帳に追加

スキャン付き構成を有するフリップフロップ回路の入力部１１のダイナミック回路において、データ信号Ｄの入力が加わるＭＯＳトランジスタの直列接続段数を、テスト入力信号ＳＩが加わるＭＯＳトランジスタの直列接続段数よりも少なく設定する。 - 特許庁

In the from-to list format 301, the layout for each MOS transistor is represented by adding a symbol "s" or "d" indicating a source or drain, respectively, on the left side of transistor type names A and B. EACH transistor can be connected with each other through the sources s and drains d.例文帳に追加

配列リスト形式３０１では各ＭＯＳトランジスタのレイアウトを、トランジスタタイプ名Ａ、Ｂの左側にソースを示す記号「ｓ」またはドレインを示す記号「ｄ」を付加して表現したもので、各トランジスタはソースｓ、ドレインｄによって相互に連結可能に構成される。 - 特許庁

A gate bias protection circuit is arranged between the respective gate electrodes G of the pair of power MOS-FETs and the gate pulse input end, and suppresses return currents flowing from the drain electrodes D to the gate pulse input end.例文帳に追加

ゲートバイアス保護回路は、１対のパワーＭＯＳ・ＦＥＴの各ゲート電極とゲートパルス入力端との間に設けられ、ドレイン電極から前記ゲートパルス入力端へ流れるリターン電流を抑止する。 - 特許庁

To solve the problem of the manufacturing cost from rising accompanying with that a more high microprocessing technology is required for forming A/D conversion parts in the conventional MOS solid state image sensing elements containing the A/D conversion parts as the integration degree of the photoelectric conversion element is more elevated.例文帳に追加

Ａ／Ｄ変換部を内蔵した従来のＭＯＳ型固体撮像素子において光電変換素子の集積度を高めれば高める程、Ａ／Ｄ変換部を形成する際に高度な微細加工技術が要求されるようになり、これに伴って製造コストが増大する。 - 特許庁

A number of MOS transistors 52-1 to 52-n are aligned densely, a source S of a number of MOS transistors is connected to an aluminum wiring layer 64 for source common connection via a through-hole 73 for a source, and a drain D is connected to an aluminum wiring layer 63 for drain common connection via a through-hole 74 for a drain.例文帳に追加

多数のＭＯＳトランジスタ５２−１〜５２−ｎが密に並んでおり、多数のＭＯＳトランジスタのソースＳがソース用スルーホール７３を介してソース共通接続用アルミ配線層６４と接続してあり、ドレインＤがドレイン用スルーホール７４を介してドレイン共通接続用アルミ配線層６３と接続してある。 - 特許庁

In a reference voltage selection type D/A conversion circuit, weighting is performed to channel widths W of respective transistors of MOS switches constituting respective gradation selecting units 41-0 to 41-3 in accordance with a gradation to be selected.例文帳に追加

基準電圧選択型のＤＡ変換回路において、各階調選択ユニット４１-0〜４１-3を構成するＭＯＳスイッチの各トランジスタのチャネル幅Ｗに、選択される階調に応じて重み付けを行う。 - 特許庁

Switches SW1, SW2, and SW3 are closed in an initialization period to supply a bias current Ib from a constant current source Ires1 to a drain D of an MOS transistor M1, and a voltage Vgs determined by the current is generated between a source S and a gate G.例文帳に追加

初期化期間にスイッチＳＷ1、2、6が閉路され、定電流源Ｉres1がＭＯＳトランジスタＭ1のドレインＤにバイアス電流Ｉbを流し、ソースＳとゲートＧの間に該電流によって決まる電圧Ｖgsを発生する。 - 特許庁

A current mirror type D/A converter circuit is constructed with transistor cells each including a MOS transistor, a gate region of which MOS transistor has folded stripe configuration in a plane view thereof, or a current flowing direction in a channel of which is a folded stripe in plane view.例文帳に追加

この発明は、ゲート領域が平面からみて折れ曲げられたストライブ状になっているＭＯＳトランジスタあるいはゲート領域に流れる電流の方向が平面からみて折り返されるストライプ状のチャネルを有するＭＯＳトランジスタを持つ多数のトランジスタセルを形成して、これらのトランジスタセルを用いてカレントミラー回路形のＤ／Ａを構成するものである。 - 特許庁