「f bit」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

An LCD-I/F 32 divides the 18-bit image data into 9-bit image data and outputs the 9-bit image data twice.例文帳に追加

ＬＣＤ−Ｉ／Ｆ３２は、１８ビットの画像データを９ビットの画像データに分割し、９ビットの画像データを２回出力する。 - 特許庁

A frame rate control part 24 converts the (M+F) bit data to M bit data with a frame rate control.例文帳に追加

フレームレートコントロール部２４は（Ｍ＋Ｆ）ビットのデータをフレームレートコントロールによりＭビットのデータに変換する。 - 特許庁

An image information precision conversion section 5 converts 8-bit data into f-bit data (f≤8) according to precision information from a transfer rate recognition section 7.例文帳に追加

画像情報精度変換部５は、転送速度認識部７からの精度情報に従って８ビットのデータをｆ（ｆ≦８）ビットのデータに変換する。 - 特許庁

A decoder 14 decodes an output of the F/F circuit 13 into a 3-bit width output signal So.例文帳に追加

Ｆ／Ｆ回路１３の出力は、デコーダ１４により３ビット幅の信号にデコードされ、出力信号Ｓ_Ｏになる。 - 特許庁

whichfonts can be all (all fonts), none (no fonts), or 16 (16 bit fonts only). -f volume例文帳に追加

whichfonts には all(全てのフォント)、none(フォント無し)、16(16ビットフォントのみ)のいずれかを指定できる。 - XFree86

Furthermore, the encryption device inputs the other bit strings divided from the plaintext m and the random number r in a padding function containing one or more hash functions, generates a bit coupling value y, applies a trapdoor one-way replacement function f to the bit coupling value y, and creates a second ciphertext u=f(y).例文帳に追加

さらに、暗号化装置が、平文mから分割された残りのビット列と乱数rとを、１つ以上のハッシュ関数を含むパディング関数に入力し、ビット結合値yを生成し、当該ビット結合値yに対して落とし戸付き一方向性置換関数fを作用させ、第２暗号文u=f(y)を生成する。 - 特許庁

A mapping F from a finite bit string into a finite bit string and an inverse mapping G of the mapping F are configured in a form of a spontaneous polynominal of several variables, and the mapping F is used as a public key, and the mapping G is used as a secret key.例文帳に追加

有限ビット列から有限ビット列への写像Ｆと写像Ｆの逆写像Ｇを連立多変数多項式の形で構成し、写像Ｆを公開鍵、写像Ｇを秘密鍵とする。 - 特許庁

To provide an F-phase signal bit lack detector for detecting a bit lack in a speed domain higher than a hitherto known upper limit of encoder rotational speed in which bit lack has been detected in an F-phase signal.例文帳に追加

従来のＦ相信号のビット欠け検出が可能であったエンコーダ回転速度の上限よりも高い速度領域でビット欠け検出ができるＦ相信号ビット欠け検出装置を提供する。 - 特許庁

A first converter 10 converts the (m×n)-bit parallel data to m-bit parallel data Dp of a clock frequency f×n.例文帳に追加

第１変換部１０は、ｍ×ｎビットのパラレルデータを、クロック周波数ｆ×ｎ、ｍビットのパラレルデータＤｐに変換する。 - 特許庁

The parallel-serial converter circuit 100 converts (m×n)-bit (m and n are natural numbers) parallel data of a clock frequency f to 1-bit serial data of a clock frequency f×m×n.例文帳に追加

パラレルシリアル変換回路１００は、クロック周波数ｆ、ｍ×ｎ（ｍ、ｎは自然数）ビットのパラレルデータを、クロック周波数ｆ×ｍ×ｎ、１ビットのシリアルデータに変換する。 - 特許庁

Namely, the output control circuit 9 makes the D.I/F circuit 7 to be enable to make the D.I/F circuit output a digital signal when the first bit of the output control information is '0', and inhibits the D.I/F circuit 7 from outputting the digital signal when the first bit is '1'.例文帳に追加

すなわち、出力制御回路９は、アウトプットコントロール情報の第１ビットが“０”のときはＤ.Ｉ／Ｆ回路７をイネーブルとし、ディジタル信号を出力させ、“1”のときは出力を禁止させる。 - 特許庁

Alternatively, transmission power of an F-DPCH, the E-HICH, an E-AGCH, and an E-RGCH may be controlled according to a bit error rate of a CPICH of the communication terminal.例文帳に追加

或いは、通信端末におけるCPICHのビット誤り率に応じて、F-DPCH、E-HICH、E-AGCH及びE-RGCHの送信電力が制御されてもよい。 - 特許庁

The processor 22 receives the interruption request from the processor 21, and reads the value of the OR register 32, and moves the task 52-1 from a waiting state to an executable state, and AND writes a value 0 x f f f f f f f e in an OR register 32, and clears a bit 0, and restores to processing before the interruption.例文帳に追加

プロセッサ２２はプロセッサ２１からの割り込み要求を受け、ＯＲレジスタ３２の値を読み出し、該当するタスク５２−１を待ち状態から実行可能状態に遷移させ、ＯＲレジスタ３２に値０ｘｆｆｆｆｆｆｆｅをＡＮＤ書き込みし、ビット０をクリアし、割り込み前の処理に復帰する。 - 特許庁

In the P frame, when the bit of cryptographic information is '0', the predictive mode is changed I mode, but when the bit is '1', the predictive mode is changed to F mode.例文帳に追加

Ｐフレームの場合、暗号情報のビットが”０”であれば、Ｉモードに予測モードを変更し、”１”であれば、Ｆモードに変更する。 - 特許庁

The D-F/F 66 latches 32-bit parallel sound data from the S/P converter 62 according to a reproduction sound clock from the PLL circuit 64 and outputs the 32-bit parallel sound data to a D/A converter 68.例文帳に追加

音声データは、Ｄ−Ｆ／Ｆ６６は、ＰＬＬ回路６４からの再生音声クロックに従い、Ｓ／Ｐ変換器６２からの３２ビットパラレル音声データをラッチし、Ｄ／Ａ変換器６８に出力する。 - 特許庁

A second converter 12 converts the m-bit parallel data Dp of the clock frequency f×n outputted from the first converter 10 to 1-bit serial data Dout of the clock frequency f×n×m.例文帳に追加

第２変換部１２は、第１変換部１０から出力されるクロック周波数ｆ×ｎ、ｍビットのパラレルデータＤｐを、クロック周波数ｆ×ｎ×ｍ、１ビットのシリアルデータＤｏｕｔに変換する。 - 特許庁

The nonvolatile memory array has word lines arranged at intervals of a sub-F (sub-minimum characteristic size F) width, and bit lines substantially perpendicular to the word lines.例文帳に追加

不揮発性メモリアレイは、サブＦ（サブ最小特徴サイズＦ）幅だけ離間して配置されたワード線と、該ワード線にほぼ垂直なビット線とを有する。 - 特許庁

A data fetching part 30 successively fetches pieces of data by fetching logical values to be outputted by F/F3 by the bit width by a bit width detection signal.例文帳に追加

データ取込部３０はＦ／Ｆ３が出力する論理値をビット幅検出信号によるビット幅分の取込むことでデータを順次取込んでいく。 - 特許庁

A Lookup table part 21 performs a reverse gamma correction and a linear interpolation on N bit data of an input image signal to convert to (M+F+D) bit data.例文帳に追加

ルックアップテーブル部２１は、ビット数Ｎの入力映像信号データを逆ガンマ補正および直線補間を行って（Ｍ＋Ｆ＋Ｄ）ビットのデータに変換する。 - 特許庁

A shift section 173 obtains a clock control amount F' by bit-shifting the difference E in the right direction by the power exponent (x).例文帳に追加

シフト部１７３は、差分Ｅをべき指数ｘだけ右方向にビットシフトさせてクロック制御量Ｆ’を求める。 - 特許庁

This programmable divider 10 sends out a binary number P divided by dividing an n-bit binary number F by a program value.例文帳に追加

プログラマブル除算器１０は、ｎビット２進数Ｆをプログラム値で割って、除算された２進数Ｐを送り出す。 - 特許庁

The fixed terminal station B receives two frequency waves of the downlink signal f (h1) and downlink signal f (L1) to correct a propagation delay from both the satellite, combining the two frequency waves by bit.例文帳に追加

固定端末局Ｂは、ダウンリンク信号ｆ（ｈ１）とダウンリンク信号ｆ（Ｌ１）との２周波を受信し、両衛星からの伝播遅延を補正し、ビット単位で合成する。 - 特許庁

On the other hand, serial DACs 104b, 104d, 104f use reference voltages HVref_H, HVref_L (reference voltages of positive polarity) to generate output voltages Vout(b), Vout(d), Vout(f) having voltage values corresponding to bit values of display data Data(b), Data(d), Data(f).例文帳に追加

一方、シリアルＤＡＣ１０４ｂ，１０４ｄ，１０４ｆは、基準電圧ＨＶｒｅｆ＿Ｈ，ＨＶｒｅｆ＿Ｌ（正極性の基準電圧）を用いて、表示データＤａｔａ（ｂ），Ｄａｔａ（ｄ），Ｄａｔａ（ｆ）のビット値に応じた電圧値を有する出力電圧Ｖｏｕｔ（ｂ），Ｖｏｕｔ（ｄ），Ｖｏｕｔ（ｆ）を生成する。 - 特許庁

An input I/F 12 outputs control data, which are used to detect the standard of a bit stream BS on the basis of data set to the header of each frame of the bit stream BS, to a processor 13.例文帳に追加

入力Ｉ／Ｆ１２はビットストリームＢＳの各フレームのヘッダにセットされたデータに基づいてＢＳの規格を検出するための制御データをプロセッサ１３へ出力する。 - 特許庁

Phase deviations Δθ1 and Δθ2 per bit are integrated with preceding θ+(n-1)Δθ at timings to respective channel bit rates by addition parts 1 and 2 and F/Fs 3 and 4.例文帳に追加

１ビット当たりの位相ずれΔθ１，Δθ２はそれぞれのチャネルビットレートに対するタイミングで、加算部１，２とＦ／Ｆ３，４とによって前回のθ＋（ｎ−１）Δθと積分される。 - 特許庁

Each of conversion adapters 4a-4c functions as an I/F unit, that operates between a 5-bit or 8-bit length communication system used for a gas meter, a water meter, etc., and an LON communication system.例文帳に追加

変換アダプタ４ａ〜４ｃは、ガスメータまたは水道メータ等に用いられる５ビットまたは８ビット長通信方式と、ＬＯＮ通信方式とのＩ／Ｆ機器として機能する。 - 特許庁

A masking control signal NMI serves to either allow or prevent the software clearing of the interruption mask bit F.例文帳に追加

マスク制御信号ＮＭＩは、ソフトウエアが割込みマスクビットＦをクリアするのを許可するか又は阻止するかの何れかの役目をする。 - 特許庁

An input data checking and supplement I/F 101, a bit-line character string preparation I/F 102, an image file preparation I/F 103 and an embedded object preparation IF 104 function for general purpose between the corresponding means 111, 112, 124 and 131, and a system class 20 which utilizes barcodes.例文帳に追加

入力データチェック・補完I/F１０１，ビットライン文字列作成I/F１０２，イメージファイル作成I/F１０３，埋込みオブジェクト作成I/F１０４は、対応する手段１１１，１１２，１２４，１３１と、バーコード利用システムクラス２０との間で汎用的に機能する。 - 特許庁

The multiple optical clock signal is input to a second mode synchronization semiconductor laser 24 for outputting a reproduction optical clock signal 26 having a bit rate coinciding with the repetition frequency f(GHz) of the multiple optical clock signal.例文帳に追加

第2モード同期半導体レーザ24には、多重光クロック信号が入力されて、多重光クロック信号の繰り返し周波数f(GHz)と一致したビットレートの再生光クロック信号26が出力される。 - 特許庁

Output signals of the respective AND operation circuits 1B_16 to 1B_19 are inputted as an address signal of each high-order bit to an expansion I/F 3.例文帳に追加

各論理積演算回路１Ｂ_16〜１Ｂ_19の出力信号は各上位ビットのアドレス信号として拡張Ｉ／Ｆ３に入力される。 - 特許庁

A coefficient arithmetic part 2 calculates a correction coefficient (k) and a bit shift quantity F determined by scale conversion quantities E, (m), and (n).例文帳に追加

係数演算部２は、スケール変換量Ｅとｍおよびｎとによって定まる補正係数ｋとビットシフト量Ｆとを算出する。 - 特許庁

First-Nth F bit discrimination circuits each corresponding to each of frame synchronizing bits (n) in one frame compare the phases of synchronizing bits outputted from a frame synchronizing bit generating circuit 103 to detect the synchronizing bits.例文帳に追加

１フレーム内のフレーム同期ビットｎに各々に対応する第１〜第ｎのＦビット判定回路において、回路103から出力される同期ビットの位相で比較し同期ビットの検出を行う。 - 特許庁

An n-bit data signal in response to a high-speed clock of a frequency f to be input from the outside is made N times by a data signal conversion part 2, to convert it into an N×n-bit data signal, and also a clock of frequency f to be input from externally is divided 1/N times by a divider 3.例文帳に追加

外部より入力される周波数ｆの高速のクロックに対応したｎビットのデータ信号を、データ信号変換部２でＮ倍して、Ｎ×ｎビットのデータ信号に変換するとともに、外部より入力される周波数ｆのクロックを、分周器３で１／Ｎ倍に分周する。 - 特許庁

In this method of depositing secret evidence, evidence information F related to one-bit secret information Z is expressed by a quantum state of m×n quantum bits.例文帳に追加

本発明では１ビットの秘密情報Ｚに関する証拠情報Ｆをｍ×ｎ個の量子ビットの量子状態によって表現する。 - 特許庁

The 8-bit width signal obtained through the encoder 11 is latched and resegmented, while passing sequentially through F/F circuits 12, 13 that are operated by asynchronous clocks 3 (CLK1) and 5 (CLK2) respectively.例文帳に追加

このエンコードされた８ビット幅の信号は、非同期のクロック３（CLK1）で動作するＦ／Ｆ回路１２及び非同期のクロック５（CLK2）で動作するＦ／Ｆ回路１３を順次経過する間にラッチされて切り直しが行われる。 - 特許庁

Plural multiplexer arrays 26, 66, 83, 86, 92 and 98 form values, by dividing the n-bit binary number by respectively shifting the binary number F to the right by 1 to (n-1) bit.例文帳に追加

複数のマルチプレクサアレイ（２６、６６、８３、８６、９２、９８）は、０、または、２進数Ｆを、それぞれ、１乃至（ｎ−１）ビット分右にシフトすることによって前記ｎビット２進数の除算を行った値を生成する。 - 特許庁

Data with a N bit width embedded in an instruction as an immediate are converted into a floating point number with a F bit width by a converting circuit 130, and defined as an arithmetic object by an arithmetic unit 140 of the floating point number.例文帳に追加

命令中に即値として埋め込まれたＮビット幅のデータは変換回路１３０によりＦビット幅の浮動小数点数に変換され、浮動小数点数の演算器１４０による演算対象となる。 - 特許庁

An outer diameter shape to be machined in a substrate A is divided into a plurality of machining regions (a) to (f) at positions P1 to P5 where a cutting direction is changed by the router bit.例文帳に追加

また、基板Ａに加工を施す外径形状を、ルータビットによる切削方向が変化する位置Ｐ１〜Ｐ５で、複数の加工領域イ〜ヘに分割する。 - 特許庁

A processor core 4 is provided with an interruption controller 22 which serves to set an interruption mask bit F and hardware control when interruption fiq occurs.例文帳に追加

処理コア４は割込み制御装置２２を備え、これは割込みｆｉｑが発生する時、割込みマスクビットＦ及びハードウエア制御をセットする役目をする。 - 特許庁

The F bit discrimination circuits 100 output a coincident or dissident signal and each of circuits 101 at the post-stage discriminates consecutive dissidence over frames.例文帳に追加

当該回路100からは、一致或いは不一致信号が出力され、後段の回路101の各々において複数フレームに渡る不一致の連続性を判定する。 - 特許庁

The SAV and the EAV are data, in compliance with the synchronizing code format by the SDTV bit parallel I/F standard (SMPTE 125M Standard).例文帳に追加

ＳＡＶ，ＥＡＶは、それぞれＳＤＴＶ用ビットパラレルＩ／Ｆ規格（ＳＭＰＴＥ１２５Ｍ規格）で示される同期コードフォーマットに準拠したデータである。 - 特許庁

A multiplier MU0 multiplies each the pattern bit value outputted from the shift circuit F and each the pixel value of input image data in each corresponding position.例文帳に追加

乗算器ＭＵ０は、シフト回路Ｆから出力された各パターンビット値と入力画像データの各画素値とを対応する位置毎に乗算する。 - 特許庁

Optical signals in N channels (N is an integer 2 or greater), each having a specified bit rate per channel, are demultiplexed in time division to ultrahigh speed optical signals having a bit rate f, which are then inputted to a timing extraction system to output a timing clock at a frequency f/k (k is a natural number) which is synchronized with the ultrahigh speed signal.例文帳に追加

タイミング抽出系は、各チャネルごとに所定のビットレートを有するNチャネル（Nは2以上の整数）の光信号を時分割多重分離してビットレートｆとなった超高速光信号を入力し、その超高速光信号に同期した周波数ｆ／ｋ（ｋは自然数）のタイミングクロックを出力する。 - 特許庁

A complementary F/F is operated automatically, if a memory cell is selected with a word line WL, and the electric charge of the source capacitors Capp and Capn connected to a source terminal is discharged to a pair of bit lines BL and /BL to conduct sense operations.例文帳に追加

メモリセルをワード線ＷＬで選択すれば、相補型Ｆ／Ｆが自動的に作動し、ソース端子に接続されたソースキャパシタＣapp及びＣapnの電荷を１対のビット線ＢＬ、／ＢＬに放電するセンス動作を行うことができる。 - 特許庁

A sticky generation circuit 14 and a carry generation circuit 15 input the lower-order m-2 [bits] of A and the low-order m-1 [bits] of B and respectively output carry F and a sticky bit S.例文帳に追加

スティッキー生成回路１４、キャリー生成回路１５は、Ａの下位ｍ−２［ビット］、Ｂの下位ｍ−１［ビット］を入力し、それぞれ、キャリーＦ、スティッキービットＳを出力する。 - 特許庁