「flash array」に関連した英語例文の一覧と使い方(3ページ目) - Weblio英語例文検索

When the switch element S1 is opened to start a sense amplifier 6, the data read from the memory cell M02 to be stored in the bit line BL102 of the bottom array block is output to the outside of a flash memory.例文帳に追加

スイッチ素子Ｓ１を開いてセンスアンプ６を起動すれば、メモリセルＭ０２から読み出されてボトムアレイブロックのビット線ＢＬ１０２に保持されているデータを、フラッシュメモリの外部に出力することができる。 - 特許庁

To provide a flash memory element for preventing a cell from being erased excessively and making uniform the threshold voltage distribution of a memory cell array by preventing an electric charge from being centered in the cell.例文帳に追加

電荷がセル内に集中することを防止することにより、セルの過消去を防止してメモリセルアレイのしきい値電圧分布を均一にすることができるフラッシュメモリ素子を提供すること。 - 特許庁

In the semiconductor memory device and method, a flash memory cell array fabricated in a well is included together with memory cells in the same column connected to each other in series and connected to respective bit lines.例文帳に追加

半導体メモリデバイス及び方法は、お互いに連続して接続され、それぞれのビット線に接続された同一の列におけるメモリセルとともに、ウェル内に形成されたフラッシュメモリセルアレイを含む。 - 特許庁

This flash memory device includes a cell array including a plurality of word lines, and a voltage supplying and selecting portion for supplying at least two voltages different from each other to the plurality of word lines during the erasing operation.例文帳に追加

本発明のフラッシュメモリ装置は、複数のワードラインを有するセルアレイと、消去動作時に、前記複数のワードラインに少なくとも２個の互いに異なる電圧を提供する電圧供給及び選択部と、を備える。 - 特許庁

A dopant 120 is implanted, at the same time, into a polysilicon region 130 used for forming the gate electrode of an NMOS transistor and a source line 77 in the flash memory array region 90.例文帳に追加

ＮＭＯＳトランジスタのゲート電極を形成するために使用することになる多結晶シリコン領域１３０とフラッシュ・メモリ・アレイ領域９０内のソース線７７とに一緒に同時にドーパント１２０を打ち込む。 - 特許庁

To reduce power required for programming or erasing a memory and to achieve a small pitch at a high density by providing a nonvolatile flash memory capable of saving two bits per cell in one NAND array.例文帳に追加

1つのＮＡＮＤアレイにおいてセルあたり２つビットを保存することが可能な不揮発性フラッシュメモリを提供することによって、メモリをプログラミングあるいは消去するのに必要な電力を低減し、高密度で小さなピッチを達成する。 - 特許庁

The NAND flash memory is provided with: a memory cell array 11 comprised of first, second, and third NAND blocks BK1, BK2, BK3 disposed in order in a first direction; first and second transfer transistor blocks 21 disposed in order in the first direction at a second direction crossing the first direction of the memory cell array 11.例文帳に追加

本発明の例に係わるＮＡＮＤ型フラッシュメモリは、第１方向に順番に配置される第１、第２及び第３ＮＡＮＤブロックＢＫ１，ＢＫ２，ＢＫ３から構成されるメモリセルアレイ１１と、メモリセルアレイ１１の第１方向に交差する第２方向の一端において第１方向に順番に配置される第１及び第２転送トランジスタブロック２１とを備える。 - 特許庁

When receiving a memory test pattern for a pattern input period, the flash ROM 40 latches the memory test pattern in its inside, and the latched data of memory test pattern are written in a memory cell array for a nonvolatile program period after a lapse of the pattern input period.例文帳に追加

フラッシュＲＯＭ４０は、メモリテストパターンをパターン入力期間に入力すると、これが内部でラッチされ、パターン入力期間経過後の不揮発性プログラム期間において、ラッチされたメモリテストパターンのデータがメモリセルアレイに書き込まれていく。 - 特許庁

In a data processor 1, a user area (block A) 19 where a user programs data and a firmware area (block) 20 where a program for controlling the writing/deleting/reading of the block A is stored are installed in the cell array area 9 of a flash memory 7.例文帳に追加

データ処理装置１は、フラッシュメモリ７のセルアレイ領域９内に、ユーザがデータをプログラムするユーザ領域（ブロックＡ）１９と、ブロックＡの書込み／消去／読出しを制御するためのプログラムが記憶されたファームウエア領域（ブロックＢ）とを設ける。 - 特許庁

This flash memory is provided with memory cell arrays MA, MB including a non-volatile memory cell, multi-level flag sections 15A, 15B, and a CPU 16 for control controlling write-in, read-out, and erasion of data for a memory cell array and a multi-level flag section.例文帳に追加

本発明の実施の形態によるフラッシュメモリは、不揮発性メモリセルを含むメモリセルアレイＭＡ、ＭＢと、多値フラグ部１５Ａ、１５Ｂと、メモリセルアレイおよび多値フラグ部に対するデータの書込み、読出し、消去を制御する制御用ＣＰＵ１６とを備える。 - 特許庁

A method of reading a flash memory device divides a plurality of page buffers connected to a memory cell array through a lot of bit lines into at least two groups, sequentially shifts a point in time to drive the page buffers on a group unit and reads the storage status of each cell.例文帳に追加

フラッシュメモリ素子の読出し方法は、多数のビットラインを介してメモリセルアレイに連結された複数のページバッファを少なくとも２つのグループに分割し、ページバッファをグループ単位で順次時点をずらして駆動し、各セルの記憶状態を読み出す。 - 特許庁

The flash memory includes an array of memory cells arrayed in rows and columns, and a randomization and derandamization circuit configured to randomize data stored in the array, and the randomization and derandamization circuit generates an initial seed corresponding to random data according to whether data stored in the array is the random data, generates a random sequence based upon the initial seed, and randomizes the random data based upon the random sequence.例文帳に追加

ここに提供されるフラッシュメモリ装置は行と列に配列されたメモリセルのアレイと、前記アレイに格納されるデータをランダム化するように構成されたランダム化及びデランダム化回路と、を含み、前記ランダム化及びデランダム化回路は前記アレイに格納されるデータがランダムデータであるか否かにしたがって前記ランダムデータに対応する初期シードを生成し、前記初期シードに基づいてランダムシークェンスを発生し、前記ランダムシークェンスに基づいて前記ランダムデータをランダム化させる。 - 特許庁

The flash memory comprises a cell array including an initialized data area in which initialized data is stored, and a status detector for determining the read data corresponding to a free cell area of the initialized data area being in a "pass" status, when an error is detected.例文帳に追加

本発明のフラッシュメモリ装置は、初期化データが格納される初期化データ領域を含むセルアレイと、エラー検出時に、前記初期化データ領域のうち、空いているセル領域に対応する読み出しデータをパスと判定する状態検出器と、を備える。 - 特許庁

A photoresist film 80 is formed on semiconductor substrates 10, 20 and patterned, in order to expose a source line region 85 in a flash memory array region 90 and a polysilicon film region 40 in CMOS circuit regions 100, 110.例文帳に追加

半導体基板１０、２０上にホトレジスト膜８０を形成し、フラッシュ・メモリ・アレイ領域９０内のソース線領域８５及びＣＭＯＳ回路領域１００、１１０内の多結晶シリコン膜領域４０を露出するためにホトレジスト層８０にパターニングを施す。 - 特許庁

The flash memory device includes a memory cell array comprising memory cells arranged in rows and columns, a page buffer circuit having a single latch structure and configured to read data from a selected memory cell in the memory cell array, and a controller controlling the page buffer circuit having the single latch structure so as to detect a memory cell in which electric charges loss is caused out of memory cells of the selected row.例文帳に追加

フラッシュメモリ装置は、行と列で配列されたメモリセルを含むメモリセルアレイと、前記メモリセルアレイの選択されたメモリセルからデータを読み出すように構成されたページバッファ回路と、前記選択された行のメモリセルのうち、電荷損失が生じたメモリセルを検出するように前記単一のラッチ構造を有する前記ページバッファ回路を制御する制御器と、を含む。 - 特許庁

To provide a manufacturing method of a non-volatile memory device capable of effectively embodying an NOR flash cell array composed using a 2-beat sidewall floating gate element having self-convergence characteristics, where a threshold voltage converges to a fixed value in erasing.例文帳に追加

本発明はイレイズの時しきい電圧が決まった値打ちに収斂する特性を枝は自体に収斂する２ビートサイドワル・フローティングゲート素子を使って構成したＮＯＲフラッシュセルアレイを効果的に具現することができる不揮発性メモリー素子の製造方法に関するのである。 - 特許庁

When a CPU outputs a test mode signal to a flash memory 15 and reads out data, only an source of a memory cell transistor 16 belonging to a word column selected by a row decoder 17 is connected to ground by a switch array 21, the other sources are connected to a power source VDR.例文帳に追加

ＣＰＵが、フラッシュメモリ１５に対して検査モード信号を出力しデータの読出しを行う場合に、行デコーダ１７で選択されたワード列に属するメモリセルトランジスタ１６のソースだけをスイッチアレイ２１によってグランドに接続し、その他のソースを電源ＶDRに接続する。 - 特許庁

To prevent breakdowns of an insulating film between stacked gates and a gate insulating film of a transistor in an NAND cell, even if an etching residue of a polysilicon film for forming a floating gate is generated in the column direction along a projection side face of an STI region at an end in the row direction of a cell array of an NAND type flash memory.例文帳に追加

NAND型フラッシュメモリのセルアレイの行方向端におけるSTI 領域の突出側面に沿って列方向に浮遊ゲート形成用ポリシリコン膜のエッチング残りが発生しても、NANDセル内のトランジスタの積層ゲート間絶縁膜およびゲート絶縁膜の破壊を防止する。 - 特許庁

A NAND-type flash memory device has a memory cell array, divided into many unit memory cell arrays having many memory strings, many word line drivers arranged corresponding to each of unit memory cell arrays, and many source lines selected independently by a word line decoder.例文帳に追加

本発明よるＮＡＮＤ型フラッシュメモリ装置は、多数のメモリストリングを各々有する多数の単位メモリセルアレイに分割されたメモリセルアレイと、単位メモリセルアレイ各々に対応して配置された多数のワードラインドライバと、ワードラインデコーダによって独立的に選択される多数のソースラインとを有する。 - 特許庁

In the memory cell array of this NOR type flash memory, a conductive material is supplied to the cavity 22 formed in the source wiring 21 having a U-shaped structure not only from a hole for source contacting but also from a hole for dummy source contacting in the process of forming a source contact electrode 23 and a dummy contact electrode 24.例文帳に追加

本発明に係るＮＯＲ型フラッシュメモリのメモリセルアレイは、ソースコンタクト電極２３及びダミーコンタクト電極２４を形成する工程においてＵ字構造のソース配線２１に形成された空洞２２にソースコンタクト用のホールに加えてダミーソースコンタクト用のホールからも導電体が供給される。 - 特許庁

The flash memory device having multi-level cells comprises a memory cell array, a means for previously charging bit lines, a bit line voltage supply circuit for supplying voltage to bit lines, and a 1st to 3rd latch circuits whose functions are mutually different and executes reading operation and programming operation by dividing bits into the LSB and MSM.例文帳に追加

本発明によるマルチレベルセルを有するフラッシュメモリ装置は、メモリセルアレイと、ビットラインをプリチャージする手段と、前記ビットラインに電圧を供給するビットライン電圧供給回路と、互いに機能を異にする第１乃至第３ラッチ回路とを含み、ＬＳＢとＭＳＢに分けて読み出し動作及びプログラム動作を実行する。 - 特許庁

At an end in the row direction of a cell array of NAND cells in which selection gate transistors having a stacked gate structure are connected in series to a plurality of memory cell transistors having a stacked gate structure on a semiconductor substrate 30 of an NAND type flash memory, an STI region 20 is formed in the column direction, and dummy NAND cells are formed at an end portion in the row direction.例文帳に追加

NAND型フラッシュメモリの半導体基板30上に積層ゲート構造を有する複数のメモリセルトランジスタに直列に積層ゲート構造を有する選択ゲートトランジスタを接続したNANDセルのセルアレイの行方向端には列方向にSTI 領域20が形成され、行方向端部にダミー用NANDセルが形成されている。 - 特許庁

In a NAND type flash memory in which a memory cell array 1 is provided in a p-well 13, a positive voltage is applied to a source line SL consisting of n+ type diffusing layers or a negative voltage is applied to the p-well 13 at the time of erasing verifying operation by which threshold voltage of a memory cell in an erasing state is judged.例文帳に追加

ｐウェル１３中にメモリセルアレイ１が設けられたＮＡＮＤ型フラッシュメモリにおいて、消去状態のメモリセルのしきい値電圧を判定する消去ベリファイ動作時に、ｎ^+ 型拡散層からなるソース線ＳＬに正の電圧を印加するか、または、ｐウェル１３に負の電圧を印加する。 - 特許庁

This vehicle video image pickup system 100 includes a white light LED 108 array for illuminating the white reflection coated segments of the number plate 120 of the vehicle, a visible spectrum cut out filter 110 for illuminating the arbitrary non-reflective number plate coating material and the vehicle itself and a powerful flash 14 having a polarizing filter 104.例文帳に追加

車両ビデオ撮像システム１００は、車両のナンバープレート１２０の反射塗装部分を照明するための白色光ＬＥＤ１０８アレイと、任意の非反射性ナンバープレート塗料および車両自体を照明するための可視スペクトル・カットアウト・フィルタ１１０および偏光フィルタ１０４を持つ強力なフラッシュ１１４とを包含する。 - 特許庁

The flash memory device includes: a memory cell array having memory cells arrayed on word lines and bit lines; a voltage generating circuit constituted so as to generate a program voltage to be applied to a selected word line; a program voltage controller constituted so as to variably control a start level of the program voltage to be applied to remaining pages of each word line by a programming characteristic of the first page of each word line.例文帳に追加

フラッシュメモリ装置はワードラインとビットラインに配列されたメモリセルを有するメモリセルアレイと、選択されたワードラインに印加されるプログラム電圧を発生するよう構成される電圧発生回路と、各ワードラインの一番目のページのプログラム特性により、各ワードラインの残りのページに適用されるプログラム電圧の開始レベルを可変制御するよう構成されるプログラム電圧制御器を含む。 - 特許庁

This flash memory device includes a cell array including a plurality of memory cells belonging to either of a first region and a second region, and a read-out voltage adjusting part which decides read-out voltage for reading first data stored in the memory cell belonging to the first region while referring to the second data read from the memory cell belonging to the second region.例文帳に追加

本発明によるフラッシュメモリ装置は、第１領域及び第２領域のうち、何れか一つに属する複数のメモリセルを含むセルアレイと、前記第２領域に属するメモリセルから読み出された第２データを参照して前記第１領域に属するメモリセルに格納された第１データを読み出すための読み出し電圧を決める読み出し電圧調整部と、を含む。 - 特許庁

The NAND flash memory device includes: a cell array including a plurality of pages; a page buffer storing program data of the plurality of pages; a data storage circuit providing program verification data to the page buffer; and a control unit programming the plurality of pages without program verification operation and performing a program verification operation on the plurality of pages by using the program verification data.例文帳に追加

本発明によるＮＡＮＤフラッシュメモリ装置は、複数のページを有するセルアレイと、前記複数のページのプログラムデータを格納するページバッファと、プログラム検証データを前記ページバッファに提供するためのデータ格納回路と、プログラム検証動作なしに前記複数のページをプログラムし、前記プログラム検証データを用いて前記複数のページに対するプログラム検証動作を行うための制御ユニッと、を含む。 - 特許庁