「flash array」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

To provide a single layer polysilicon flash memory operating with a low voltage in which interference is supressed while lowering power consumption, and to provide the structure of a flash memory and an array structure.例文帳に追加

本発明は、低消費電力であり、干渉が少なく、低電圧で使われる単層多結晶シリコンフラッシュメモリ、フラッシュメモリセルの構造及びアレイ構造を提供することを課題とする。 - 特許庁

A redundancy selection circuit 300 stores addresses of defective cells using the same flash EEPROM cell as a main cell array 200.例文帳に追加

リダンダンシ選択回路３００はメインセルアレイ２００と同一のフラッシュＥＥＰＲＯＭセルを用いて欠陥セルのアドレスを貯える。 - 特許庁

The buried layer 500 reduces the size of a channel of a flash EPROM cell and achieves higher array density.例文帳に追加

埋込層（５００）はフラッシュＥＰＲＯＭセルのチャネルの大きさを低減し、より高いアレイ密度を提供することを可能にする。 - 特許庁

In addition, when used for flash programming a memory cell array 10, a relatively narrow threshold voltage distribution V_t is obtained.例文帳に追加

さらに、本発明によりメモリセルアレイ１０のフラッシュプログラミングに使用した場合に比較的狭い閾値電圧分布Ｖ_ｔが得られる。 - 特許庁

Thereafter, when a writing command is input, data that is applied from the outside is written into an array of the synchronous-type flash memory.例文帳に追加

その後、もし書込み命令が入力されると、外部から印加されるデータが同期型フラッシュメモリのアレイ内に書込まれる。 - 特許庁

To provide a technique to reduce total required time for writing a plurality of pages in a NAND type flash memory array.例文帳に追加

本発明は、ＮＡＮＤ型フラッシュメモリアレイに複数のページを書き込むための総所要時間を短縮する技術を提供する。 - 特許庁

SPLIT GATE NAND FLASH MEMORY STRUCTURE AND ARRAY, PROGRAMMING METHOD OF THE SAME, ERASURE METHOD AND READOUT METHOD, AND MANUFACTURING METHOD例文帳に追加

分割ゲートＮＡＮＤフラッシュメモリ構造及びアレイ、そのプログラミング方法、消去方法及び読み出し方法、並びに、製造方法 - 特許庁

A master unit 2 and a slave unit 3 compare an address registered in the cache and the flash address by flash address arrays 24, 34, and transmits the matched address to an address array 25 when the addresses are matched.例文帳に追加

マスタユニット２及びスレーブユニット３はフラッシュアドレスアレイ２４，３４でキャッシュに登録されているアドレスとフラッシュアドレスとの比較を行い、アドレスが一致していた場合に一致アドレスをアドレスアレイ２５へ送出する。 - 特許庁

The flash of the address of the address array 25 is performed on the basis of the address transmitted from the flash address arrays 24, 34, and the flash processing is terminated when a cache control circuit 23 receives END signals from both of the master unit 2 and the slave unit 3.例文帳に追加

フラッシュアドレスアレイ２４，３４から送出されたアドレスを基にアドレスアレイ２５の該当アドレスのフラッシュを行い、キャッシュ制御回路２３がマスタユニット２とスレーブユニット３との両方からのＥＮＤ信号を受信していた場合にフラッシュ処理を終了する。 - 特許庁

A computer that executes a disk array constitution program when relocating a file from a hard disk to a flash memory, stores the file in a cache memory instead of immediately writing it to the flash memory when the file size is smaller than the block size of the flash memory.例文帳に追加

本発明に係るディスクアレイ構成プログラムを実行するコンピュータは、ファイルをハードディスクからフラッシュメモリに再配置する際に、ファイルサイズがフラッシュメモリのブロックサイズより小さい場合は、ファイルをフラッシュメモリに即座に書き込まずにキャッシュメモリに格納しておく。 - 特許庁

Data transfer can be performed mutually by a write- state-machine WSM among each SRAM0 and SRAM1, and the flash memory array 11.例文帳に追加

各ＳＲＡＭ０およびＳＲＡＭ１とフラッシュメモリアレイ１１とは、ライトステートマシンＷＳＭによって、相互にデータ転送可能になっている。 - 特許庁

The bit line decorder scheme is provided that connects data and voltage to a plurality of bit lines at the dual bit flash memory array.例文帳に追加

本発明において、データ及び電圧を、デュアルビット・フラッシュ・メモリ・アレーの複数のビット線へ接続するビット線デコーダ構造が説明される。 - 特許庁

A storage unit made of a flash array (58) and a Universal Serial Bus (USB) controller (56) is implemented to be compatible with the USB specification.例文帳に追加

ＵＳＢ仕様に適合性がある、フラッシュアレイ（５８）及びユニバーサル・シリアル・バス（ＵＳＢ）制御器（５６）から構成されたデータ記憶装置。 - 特許庁

BIDIRECTIONAL SPLIT GATE NAND FLASH MEMORY STRUCTURE, ARRAY, PROGRAMMING METHOD OF THE SAME, ERASING METHOD, READOUT METHOD AND MANUFACTURING METHOD例文帳に追加

双方向分割ゲートＮＡＮＤフラッシュメモリ構造及びアレイ、そのプログラミング方法、消去方法及び読み出し方法、並びに、製造方法 - 特許庁

A low-integration and high-speed memory array 53, for example, represented by an SRAM is formed on a semiconductor substrate, and a high-integration and low-speed memory array 54 represented by a flash memory is formed on its upper layer.例文帳に追加

例えば、ＳＲＡＭに代表される低集積で高速なメモリアレイ５３を半導体基板上に形成し、その上層にフラッシュメモリに代表される高集積で低速なメモリアレイ５４を形成する。 - 特許庁

The semiconductor storage apparatus includes a flash memory array 118, which includes a plurality of nonvolatile memory elements which need to be erased before writing, and a ferroelectric memory array 113 including a plurality of nonvolatile memory elements which can be overwritten.例文帳に追加

書き込み前に消去が必要な複数の不揮発性メモリ素子からなるフラッシュメモリアレイ１１８と、上書き可能な複数の不揮発性メモリ素子からなる強誘電体メモリアレイ１１３とを設ける。 - 特許庁

To provide a charge trap flash memory cell with multi-doped layers in an active region, a memory array using the memory cell and an operating method of the same.例文帳に追加

アクティブ領域に複数層のドーピング層を有する電荷トラップフラッシュメモリセルとこれを利用したメモリアレイ及びその動作方法の提供。 - 特許庁

To provide a semiconductor device and its control method in which a part of a region of a memory cell array can be erased in a flash memory.例文帳に追加

フラッシュメモリにおいて、メモリセルアレイの領域の一部を消去することが可能な半導体装置およびその制御方法を提供する。 - 特許庁

The E beam system stores the calibration data by using a flash EPROM and generates one set of super-parallel beams with a scale of 1,000 beams by receiving on/off signals directed by an address system of a memory array with each electron source mounted on the memory array as a geometrical array to trace a memory array structure.例文帳に追加

Ｅビーム・システムは、フラッシュＥＰＲＯＭを使用して較正データを記憶し、メモリ・アレイのアドレス・システムによって向けられたオン／オフ信号を受信することにより１０００本の規模の１組の超並列ビームを発生し、個々の電子源はメモリ・アレイの構造を追跡する幾何学的アレイとしてメモリ・アレイの上に取り付けられる。 - 特許庁

Memory cells of a NAND-type flash memory are arranged into a matrix in a line and column directions in a memory array region of a semiconductor substrate 1.例文帳に追加

半導体基板１のメモリアレイ領域には、ＮＡＮＤ型フラッシュメモリのメモリセルが行方向および列方向に沿ってマトリクス状に配置されている。 - 特許庁

At the first booting of the flash memory, a defective block mapping table stored in a predetermined block in a memory cell array is stored in a defective block mapping register part.例文帳に追加

フラッシュメモリの最初ブーティング時、メモリセルアレイ部の所定のブロックに貯蔵された不良ブロックマッピングテーブルは、不良ブロックマッピングレジスター部に貯蔵される。 - 特許庁

To provide a nonvolatile semiconductor memory which comprises a memory cell array comprised of sidewall type memory cells, and is capable of block erasure equal with a flash memory.例文帳に追加

サイドウォール型メモリセルで構成されたメモリセルアレイを備え、且つ、フラッシュメモリと同等にブロック消去が可能な不揮発性半導体記憶装置を提供する。 - 特許庁

A flash memory device 1 includes a memory cell array 3, a data register 6, a state machine 7, an input/output pad 8, a row decoder 9, and a column decoder 10.例文帳に追加

フラッシュメモリデバイス１は、メモリセルアレイ３、データレジスタ６、ステートマシン７、入力／出力パッド８、行デコーダ９、及び列デコーダ１０を含んでいる。 - 特許庁

A flash memory (1) has a memory array (3) provided with a plurality of nonvolatile memory cells (2) in which write-in and erasure can be performed electrically, and a control circuit (5).例文帳に追加

フラッシュメモリ（１）は、電気的に書込み及び消去が可能にされる複数の不揮発性メモリセル（２）を備えるメモリアレイ（３）と、制御回路（５）とを有する。 - 特許庁

A restoration program for IC is read from the IC card 2, whereby setting data on the ICs to be restored of a flash-memory type PLA (programmable logic array) or the like, can be rewritten.例文帳に追加

ＩＣカード２からＩＣ修復プログラムを読み込み、フラッシュメモリタイプのＰＬＡなどの修復対象のＩＣの設定データを書き直すことができる。 - 特許庁

Each of the plurality of jetting holes 22 is provided so as to be positioned right above a gap between the lamps in the array of the plurality of flash lamps 69.例文帳に追加

複数の噴出孔２２のそれぞれは複数のフラッシュランプ６９の配列におけるランプ間の隙間の直上に位置するように設けられている。 - 特許庁

Subsequent to the program operation, sector's data is read from the flash array into the first data register, and compared with the target data stored in the second register.例文帳に追加

プログラム動作に後続して、セクタのデータがフラッシュアレイから読出され、第１のデータレジスタの中へ入れられ、第２のレジスタに記憶されたターゲットデータと比較される。 - 特許庁

A DVD buffer control unit 23B converts the data recorded in 64 k-byte array in the recording unit of the flash memory 4 into the data in 32 k-byte array in the recording unit of the DVD and then transfers this data to the DVD drive 5.例文帳に追加

ＤＶＤバッファ制御部２３Ｂが、フラッシュメモリ４の記録単位である６４ｋバイト並びで記録されていたデータを、ＤＶＤの記録単位である３２ｋバイト並びにデータを変換してＤＶＤドライブ５に転送する。 - 特許庁

When write-in is performed for a flash memory divided into plural memory cell array block, occurrence of drain-disturb is suppressed by equalizing the gate voltage and the source voltage of a memory cell array block, to which write-in is not performed, to the drain voltage.例文帳に追加

複数メモリセルアレイブロックに分割されたフラッシュメモリに書き込みを行う場合、書き込みを行わないメモリセルアレイブロックのゲート電圧、ソース電圧の条件をドレイン電圧と同電位にすることで、ドレインディスターブの発生を抑制する。 - 特許庁

To provide an NAND flash memory capable of executing some control in parallel, such as reading or writing, for two different blocks of a single memory array.例文帳に追加

１つのメモリセルアレイの２つの異なるブロックに対して並行して読み出しや書き込み等の制御動作をすることが可能なＮＡＮＤ型フラッシュメモリを提供する。 - 特許庁

IMPROVED SPLIT GATE TYPE NON-VOLATILE FLASH MEMORY CELL AND ARRAY WHICH HAVE FLOATING GATE, CONTROL GATE, SELECTION GATE, AND ERASE GATE WITH OVERHANG ON FLOATING GATE, AND METHOD FOR MANUFACTURING例文帳に追加

浮遊ゲート、制御ゲート、選択ゲート、及び浮遊ゲートの上にオーバーハングをもつ消去ゲートを有する、改善されたスプリット・ゲート型不揮発性フラッシュメモリ・セル、アレイ、及び製造方法 - 特許庁

Flash memory array 11 is provided on the same chip as each SRAM0 and SRAM1 so as to be able to operate independent of the SRAM0 and the SRAM1.例文帳に追加

各ＳＲＡＭ０およびＳＲＡＭ１と同一チップ上に、フラッシュメモリアレイ１１が、各ＳＲＡＭ０およびＳＲＡＭ１とは独立して動作可能に設けられている。 - 特許庁

To realize improving reliability of write-in of a non-volatile semiconductor memory such as especially a single gate type flash memory or the like without changing basic constitution of a memory cell array.例文帳に追加

特に単ゲート型のフラッシュメモリ等、不揮発性半導体メモリの書き込み信頼性向上を、メモリセルアレイの基本構成を代えずに実現することを課題とし、 - 特許庁

The control device 6 controls the flashlight source 51 in the way that the ink discharged from a plurality of the nozzles 32 of each nozzle array 31, is irradiated with the flash light at least once.例文帳に追加

制御装置６は、各ノズル列３１中のノズル３２，…から吐出されたインクに対して少なくとも１回、フラッシュを照射するようフラッシュ光源５１を制御する。 - 特許庁

A FPGA (field programmable gate array) 25a, CPLDs (complex programmable logic devices) 25b, 25c and 25d, a PLD (programmable logic device) 27, SRAMs 28a and 28b, and a flash memory 23 are installed on an LSI integrated board 21A.例文帳に追加

ＬＳＩ集合基板２１Ａには、ＦＰＧＡ（２５ａ、ＣＰＬＤ２５ｂ、２５ｃ、２５ｄ、ＰＬＤ２７と、ＳＲＡＭ２８ａ、２８ｂと、フラッシュメモリ２３が搭載されている。 - 特許庁

A flash EEPROM 100 has a trimming value storage area 130 for storing a trimming value corresponding to each erase unit area 120 included in a memory cell array 110.例文帳に追加

フラッシュＥＥＰＲＯＭ１００は、メモリセルアレイ１１０に含まれる各消去単位領域１２０に対応して、トリミング値を記憶するトリミング値記憶領域１３０を備える。 - 特許庁

To provide a contact arrangement that can lower the resistance of a selective transistor line and a source line in a NAND type flash memory array, and its manufacturing method.例文帳に追加

ＮＡＮＤ型フラッシュメモリアレイにおいて、選択トランジスタ線及びソース線の低抵抗化をはかることのできる接触機構及びその製造方法を提供する。 - 特許庁

The NAND flash memory includes a memory cell array, a data register for storing data read out from the memory cell array, an address register for designating the data to be transferred from the memory cell array to the data register, and a control circuit having a descending-order read command to allow the address register operate in the descending order.例文帳に追加

メモリセルアレイと、前記メモリセルアレイから読み出されたデータを保持するデータレジスタと、前記メモリセルアレイから前記データレジスタヘ転送されるデータを指定するアドレスレジスタと、前記アドレスレジスタを降順に動作させる降順読出しコマンドを持つ制御回路とを具備することを特徴とするＮＡＮＤ型フラッシュメモリを提供する。 - 特許庁

NOR type flash memory (nonvolatile semiconductor storage device) 1 includes: a memory cell array 11; a dummy memory cell array (reference circuit) 12; a sense amplifier 13; load circuits 14 and 15; pre-charge circuits 16 and 17; and a reference voltage generation circuit 20.例文帳に追加

ＮＯＲ型フラッシュメモリ（不揮発性半導体記憶装置）１は、メモリセルアレイ１１と、ダミーメモリセルアレイ（リファレンス回路）１２と、センスアンプ１３と、負荷回路１４及び１５と、プリチャージ回路１６及び１７と、基準電圧発生回路２０とを備えている。 - 特許庁

The flash memory includes a non-volatile memory cell array, an error correction circuit for correcting an error in first phase data stored in the non-volatile memory array and outputting second phase data, and a phase register for storing the second phase data.例文帳に追加

本発明はフラッシュメモリ装置に係り、非揮発性メモリセルアレイ、前記非揮発性メモリセルアレイに貯蔵された第１フューズデータをエラー訂正して、第２フューズデータで出力するエラー訂正回路と、前記第２フューズデータが貯蔵されるフューズレジスタを含む。 - 特許庁

To solve the problems that a configuration flash ROM (Read Only Memory) is used for configuring an FPGA (Field Programmable Gate Array), wherein it takes a long time for configuration because start-up time of the flash ROM is long and consequently it takes a log time to start the FPGA.例文帳に追加

ＦＰＧＡをコンフィギュレーションする際に、コンフィギュレーション専用フラッシュＲＯＭを用いていたが、このフラッシュＲＯＭの起動時間が長いのでコンフィギュレーションに時間がかかり、ＦＰＧＡが起動するまでの時間が長くなってしまうという課題を解決する。 - 特許庁

When plural memory cells in a memory cell array 1 are successively selected and write-in of data is performed in a NOR type flash memory, plural memory cells are divided into a first group and a second group.例文帳に追加

ＮＯＲ型フラッシュメモリにおいて、メモリセルアレイ１内の複数のメモリセルを順次選択してデータの書き込みを行う際、複数のメモリセルを第１のグループと第２のグループに分ける。 - 特許庁

A flash EEPROM array includes a first row of EEPROM cells having a first floating gate electrode 40, and a second row of EEPROM cells having a second floating gate electrode 40.例文帳に追加

フラッシュＥＥＰＲＯＭアレイは第１浮遊ゲート電極４０を有するＥＥＰＲＯＭセル第１行と第２浮遊ゲート電極４０を有するＥＥＰＲＯＭセル第２行を含む。 - 特許庁

Data update of a flash memory in the memory card is performed by sequentially and alternately performing recording of data parts D divided to eights of a secondary block SB and a primary block PB provided in a memory array.例文帳に追加

メモリカードにおけるフラッシュメモリのデータ更新は、メモリアレイに設けられたセカンダリブロックＳＢとプライマリブロックＰＢとの８つに分割されたデータ部Ｄを順次、交互に追記する。 - 特許庁

A nitrogen gas jetted from the plurality of jetting holes 22 passes through the gap between the adjacent lamps in the array of the flash lamps 69 and is blown to a lamp light radiation window 53.例文帳に追加

複数の噴出孔２２から噴出された窒素ガスはフラッシュランプ６９の配列における隣接するランプ間の隙間を通過してランプ光放射窓５３に吹き付けられる。 - 特許庁