「memory-array」に関連した英語例文の一覧と使い方(21ページ目) - Weblio英語例文検索

A memory cell comprises a dual gate transistor, where a ferroelectric is connected to one gate part, a plurality of the memory cells are connected in series to constitute a memory block, and a plurality of memory blocks are arranged to form a memory cell array.例文帳に追加

一方のゲート部分に強誘電体が接続されたデュアルゲートトランジスタによりメモリセルを構成し、このメモリセルを複数個直列接続してメモリブロックを構成し、このメモリブロックを複数個配置してメモリセルアレイを構成する。 - 特許庁

A distributed memory array 102 includes memory assemblies 125 for storing data, each memory assembly 125 having a plurality of memory modules coupled together through a bi-directionally cross-strapped network, and each memory module has a switching mechanism.例文帳に追加

分散型メモリアレイ１０２は、データを格納するメモリアセンブリ１２５を備え、各メモリアセンブリ１２５は双方向交差ストラップ式ネットワークを介して共に結合された複数のメモリモジュールを有し、各メモリモジュールはスイッチングメカニズムを有する。 - 特許庁

In other words, a nonvolatile memory is prepared in a memory controller for storing address information of the defective memory cell, without storing the address information of the defective memory cell by using a part of the memory cell array prepared to store the data.例文帳に追加

すなわち、データを記憶させるために設けられたメモリセルアレイの一部を使って不良メモリセルのアドレス情報を記憶させるのではなく、メモリコントローラの中に不良メモリセルのアドレス情報を記憶させる不揮発性のメモリを設ける。 - 特許庁

To provide a memory device in which data stored in a memory cell array are compared with test data stored in the memory device or inverted data of the test data to detect defect of the memory device and to provide a parallel bit test method of the memory device.例文帳に追加

メモリセルアレイに貯蔵されたデータをメモリ装置の内部に貯蔵されたテストデータまたはテストデータの反転データと比較してメモリ装置の不良を検出するメモリ装置及びこの装置の並列ビットテスト方法を提供する。 - 特許庁

The semiconductor memory device includes a memory cell array having a plurality of memory cells, and an access control circuit which is connected to the plurality of memory cells through word lines and stores access information for the plurality of memory cells.例文帳に追加

本発明による半導体メモリ装置は複数のメモリセルを有するメモリセルアレイと、ワードラインを介して前記複数のメモリセルに接続され、前記複数のメモリセルに対するアクセス情報を貯蔵するアクセス制御回路を含む。 - 特許庁

A semiconductor memory device of a bank switching system is provided with a pass/fail determination circuit provided for each adjacent plurality of memory cell array banks so that pass/fail determination of a multi- bit test is performed for each adjacent plurality of memory cell array.例文帳に追加

バンク切替え方式の半導体記憶装置において、隣接する複数のメモリセルアレイバンク毎にマルチビットテストのパス／フェイル判定を行うように、隣接する複数の前記メモリセルアレイバンク毎に設けたパス／フェイル判定回路を備える。 - 特許庁

The cell array region Ar1 is appropriate as a buffer memory region suitable for frequently writing/reading, and the cell array region Ar2 is appropriate as a multivalent memory region of which data storage amount per a single memory cell is increased.例文帳に追加

セルアレイ領域Ａｒ１は頻繁に書込／読出しを行うのに適したバッファメモリ領域として適しており、セルアレイ領域Ａｒ２は単一メモリセル当りのデータ記憶量を高くした多値記憶領域として適している。 - 特許庁

By using a read buffer and a write buffer, the memory controller can switch transfer to an array of the memory device of data stored in the write buffer and transfer to the read buffer of data in the array of the memory device.例文帳に追加

読み出しバッファと書き込みバッファとを使用することにより、メモリ・コントローラは、書き込みバッファ内に格納されたデータのメモリ・デバイスのアレイへの転送と、メモリ・デバイスのアレイ内のデータの読み出しバッファへの転送と、を切り替えることができる。 - 特許庁

To provide a nonvolatile semiconductor memory apparatus in which a region requiring high speed reading and a region requiring large capacity can be achieved with one memory cell array without reducing use efficiency of the memory cell array.例文帳に追加

高速読み出しが要求される領域と大容量が要求される領域をメモリセルアレイの使用効率を低下させることなく１つのメモリセルアレイで実現することが可能な不揮発性半導体記憶装置を提供する。 - 特許庁

The ferroelectric memory 1000 of this invention is provided with a sheet-like device 100 having a memory cell array 102 including a ferroelectric capacitor 20 and a circuit part 104 including a thin film transistor formed above the memory cell array 102.例文帳に追加

本発明の強誘電体メモリ１０００は、強誘電体キャパシタ２０を含むメモリセルアレイ１０２と、前記メモリセルアレイ１０２の上方に形成された薄膜トランジスタを含む回路部１０４と、を有するシート状デバイス１００を含む。 - 特許庁

The memory cell array of the semiconductor memory device includes a plurality of first memory cells MC each having a structure sandwiching a dielectric material between two electrodes and arranged in an array form, and is divided into a plurality of specifiable areas.例文帳に追加

本発明の半導体記憶装置のメモリセルアレイには、誘電体材料を２つの電極で挟んだ構造をそれぞれ有する複数の第１メモリセルＭＣがアレイ状に配置され、指定可能な複数の領域に区分されている。 - 特許庁

In layout structure of the semiconductor memory apparatus 100, a memory cell array 1 is held between the input buffer circuit 5 and the output buffer circuit 6 and the bypass line passes through the memory cell array 1, in a flat view.例文帳に追加

半導体記憶装置１００のレイアウト構造では、平面視上、メモリセルアレイ１は入力バッファ回路５と出力バッファ回路６とに挟まれて配置されており、バイパス線はメモリセルアレイ１間を通って配置されている。 - 特許庁

When write-in is performed for a flash memory divided into plural memory cell array block, occurrence of drain-disturb is suppressed by equalizing the gate voltage and the source voltage of a memory cell array block, to which write-in is not performed, to the drain voltage.例文帳に追加

複数メモリセルアレイブロックに分割されたフラッシュメモリに書き込みを行う場合、書き込みを行わないメモリセルアレイブロックのゲート電圧、ソース電圧の条件をドレイン電圧と同電位にすることで、ドレインディスターブの発生を抑制する。 - 特許庁

The sensor element array data which is the easiest to reference is selected out of those sensor element array data and saved as referencing dictionary data in a memory.例文帳に追加

この各センサ素子列データの中から最も照合し易いセンサ素子列データを選定し照合用辞書データとしてメモリに保存する。 - 特許庁

The device is provided with a memory cell array 47ma and a reference cell array 47ra in which a plurality of reference cells being reference when information is read are arranged.例文帳に追加

メモリセルアレイ４７ｍａと、情報を読み出すとき基準となるリファレンスセルが複数配列されたリファレンスセルアレイ４７ｒａとを備える。 - 特許庁

A cell array for evaluating read-disturb and a switch 4 are provided so that an output of a data control line driver 2 is shared with a memory cell array 1.例文帳に追加

データ制御線ドライバ２の出力をメモリセルアレイ１と共有するように、リードディスターブ評価用セルアレイおよびスイッチ４が設けられている。 - 特許庁

Each of threads has its own set of register/array or is peculiarly assigned to one of multiple memory cells in a multithread register/array.例文帳に追加

各々のスレッドは、レジスタ／アレイのそれ自身の組を有するか、マルチスレッド・レジスタ／アレイ内の複数の記憶要素の１つへ固有に割り当てられる。 - 特許庁

REGISTER ARRAY HAVING TIMING REFERENCE SENSING FUNCTION, NONVOLATILE FERROELECTRIC SUBSTANCE MEMORY DEVICE USING THE ARRAY, AND DATA SENSING METHOD USING TIMING REFERENCE例文帳に追加

タイミングレファレンスセンシング機能を有するレジスタアレイ、該アレイを用いる不揮発性強誘電体メモリ装置及びタイミングレファレンスを利用したデータセンシング方法 - 特許庁

The main memory 56 has 10 data array areas #1 to #10 inside.例文帳に追加

主メモリ５６内に１番地から１０番地までの１０個のデータ配列領域を備えている。 - 特許庁

To reduce the in-array positional dependency of the source resistance of a memory cell.例文帳に追加

不揮発性半導体記憶装置において、メモリセルのソース抵抗のアレイ内位置依存性を低減する。 - 特許庁

METHOD FOR BACKING WIRING IN BACKED TWINMONONS MEMORY ARRAY, AND SELECTION METHOD例文帳に追加

裏打ちＴＷＩＮＭＯＮＯＳメモリアレイにおける配線の裏打ち方法および選択方法 - 特許庁

To provide a nonvolatile semiconductor memory unit with a bit line extending on one side region of a cell array.例文帳に追加

ビットラインがセルアレイの一側領域に延在する不揮発性半導体メモリ装置の提供 - 特許庁

The memory cell array 3 is provided with a plurality of main cell arrays 42 and a plurality of redundant cell arrays 41.例文帳に追加

メモリセルアレイ３は複数のメインセルアレイ４２と複数の冗長セルアレイ４１とを備える。 - 特許庁

The second load element includes an end connected with a bit line of a reference cell array within the flash memory device.例文帳に追加

第２負荷素子は、フラッシュメモリ装置内の基準セルアレイのビットラインに一端が連結される。 - 特許庁

At the time of refresh, an error is corrected by the error corrector 6, and data after correction is written in the memory cell array 5.例文帳に追加

リフレッシュ時には、エラーコレクタ６でエラーを訂正し、訂正後のデータをメモリセルアレイ５に書き込む。 - 特許庁

To provide a method of manufacturing a semiconductor device which optimizes a depth of a wiring trench between a memory cell array region and a peripheral circuit region.例文帳に追加

メモリセルアレイ領域と周辺回路領域との配線溝の深さを最適化する。 - 特許庁

The bird's beak is wet-etched until the upper surface of the semiconductor substrate 46 of the memory array portion 42 is exposed.例文帳に追加

メモリアレイ部４２の半導体基板４６の上面が露出するまでウエットエッチングを行なう。 - 特許庁

To provide a method and an apparatus for providing customizable error correction for a memory array.例文帳に追加

メモリアレイのカスタマイズ可能な誤り訂正を提供するための方法と装置を提供する。 - 特許庁

A memory module 1 mounted on a system LSI comprises a basic array 2 and the interface 3.例文帳に追加

システムＬＳＩなどに搭載されるメモリモジュール１は、ベイシックアレイ２とインタフェース３とからなる。 - 特許庁

The first load element includes an end connected with a bit line of main cell array within the flash memory device.例文帳に追加

第１負荷素子は、フラッシュメモリ装置内のメインセルアレイのビットラインに一端が連結される。 - 特許庁

Registers (20, 22, 30, 32) are arranged at each of four sides of a dynamic random access memory cell array (1).例文帳に追加

ダイナミック・ランダム・アクセス・メモリセルアレイ（１）の４辺それぞれにレジスタ（２０，２２，３０，３２）を配置する。 - 特許庁

INTEGRATED CIRCUIT DEVICE, METHOD FOR SUPPLYING DATA, AND METHOD FOR WRITING DATA IN MEMORY ARRAY例文帳に追加

集積回路装置、データを供給するための方法およびメモリアレイにデータを書込むための方法 - 特許庁

Respective memory array regions 150 are provided with a plurality of bit lines and a plurality of ground lines.例文帳に追加

それぞれのメモリアレイ領域１５０は、複数ビットライン及び複数の接地線とを備える。 - 特許庁

A first and a second sense amplifiers are arranged at both sides of a bit line direction of the memory cell array, respectively.例文帳に追加

メモリセルアレイのビット線方向両側に第１、第２のセンスアンプがそれぞれ配置されている。 - 特許庁

In one embodiment, pages of a memory array are scanned to find a first free page after the power outage.例文帳に追加

一実施例では、メモリアレイのページがスキャニングされて、停電後の第１のフリーページを見出す。 - 特許庁

To provide a programming method and device programming a flash memory cell in an analog storage device array.例文帳に追加

アナログ記憶装置アレイ中のフラッシュ・メモリ・セルをプログラムする方法および装置を提供すること。 - 特許庁

To provide a control gate line decoder of a twin MONOS EEPROM memory array.例文帳に追加

ツインＭＯＮＯＳ ＥＥＰＲＯＭメモリ・アレーのコントロール・ゲート線デコーダを提供することを目的とする。 - 特許庁

A flash memory 10 has a data area and a standby area for data writing in a cell array 11.例文帳に追加

フラッシュメモリ１０は、セルアレー１１にデータ領域及びデータ書き込み用予備領域を備える。 - 特許庁

To provide a nonvolatile memory cell array having common drain lines, and a method of operating the same.例文帳に追加

共通のドレインラインを備える不揮発性メモリセルアレイ及びその動作方法を提供する。 - 特許庁

A first wiring line is arranged linearly in a first row or column of a memory cell array.例文帳に追加

第１配線１２は、メモリセルアレイの１ロウ又は１カラム内において一直線上に配置される。 - 特許庁

The shared redundancy circuit is used for substituting defective rows within a corresponding main memory array.例文帳に追加

共有冗長回路は、対応する主メモリアレイ内の欠陥ロウの代用をするために使用される。 - 特許庁

The hard mask layer is later replaced with gate electrodes made of polysilicon in a memory cell array.例文帳に追加

このハードマスク層は、メモリセルアレイ内のポリシリコンで形成されるゲート電極に、後に置換される。 - 特許庁

The branch target buffer includes a memory cell array, a decoder, a sense amplifier, and a sense amplifier enable circuit.例文帳に追加

本発明による分岐ターゲットバッファはメモリセルアレイ、デコーダ、センスアンプ、及びセンスアンプイネーブル回路を含む。 - 特許庁

SEMICONDUCTOR MEMORY DEVICE, ITS MANUFACTURING METHOD, AND VIRTUAL GROUND ARRAY CONNECTION METHOD例文帳に追加

半導体記憶装置、その製造方法および半導体記憶装置の仮想グランドアレイ接続方法 - 特許庁

The pseudo dual-port memory can be configured by using an ordinary DRAM array.例文帳に追加

これにより、通常のＤＲＡＭアレイを用いて擬似的なデュアルポートメモリを構成することができる。 - 特許庁