「memory-array」に関連した英語例文の一覧と使い方(24ページ目) - Weblio英語例文検索

To provide a memory capable of suppressing an increase in the chip area of the memory while suppressing the disturbance phenomenon of an unselected sub-array.例文帳に追加

選択されていないサブアレイのディスターブ現象を抑制しながら、メモリのチップ面積の増加を抑制することが可能なメモリを提供する。 - 特許庁

A semiconductor memory device is characterized in that it is provided with a memory cell array, a row address buffer, a column address buffer, a write protection circuit, and a column decoder.例文帳に追加

メモリセルアレイ、ローアドレスバッファ、カラムアドレスバッファ、書込み保護回路、及びカラムデコーダを備えることを特徴とする半導体メモリ装置である。 - 特許庁

To provide a ferroelectric memory device capable of reducing a parasitic capacitance against a bit line, and reducing the area of a whole memory array.例文帳に追加

ビット線に対する寄生容量を低減し、メモリアレイ全体の面積を縮小することのできる強誘電体メモリ装置を提供する。 - 特許庁

To provide a self-aligning method for forming a downsized memory cell having a novel structure, and to provide a memory cell array formed by using the same.例文帳に追加

サイズを減少し新規な構造を有するメモリセルを形成する自己整列型方法及びそれにより形成されたメモリセルアレーを提供する。 - 特許庁

That is, first, the circuit generates a memory address of a memory array by controlling an address generating circuit, and sets a valid flag of the entry of an address of movement destination to invalid.例文帳に追加

すなわち、まず、アドレス生成回路を制御してメモリアレイのメモリアドレスを生成し、移動先アドレスのエントリのバリッドフラグを無効に設定する。 - 特許庁

A memory cell array is divided into a plurality of memory cell blocks MBL1 and MBL2 that are to be units, respectively, for performing an erasing operation collectively.例文帳に追加

メモリセルアレイは、それぞれ、一括して消去動作を行なう単位となる複数のメモリセルブロックＭＢＬ１およびＭＢＬ２に分割されている。 - 特許庁

In a memory cell array, a plurality of memory cells composed of resistance change elements and diodes are arranged at cross points of a plurality of word lines and a plurality of bit lines.例文帳に追加

メモリセルアレイは、複数のワード線、複数のビット線の交点に、抵抗変化素子とダイオードからなる複数のメモリセルが配置されている。 - 特許庁

To improve reliability of reading/writing operation in an MRAM (magnetic RAM) device having a memory cell array in which a defective memory cell exists.例文帳に追加

欠陥のあるメモリセルが存在するメモリセルアレイを有するＭＲＡＭデバイスにおいて、読出しおよび書込み動作の信頼性を高めること。 - 特許庁

A spare array (SP#0) in which a spare memory cell is arranged is arranged commonly for plural normal sub-arrays in which plural normal memory cell are arranged.例文帳に追加

複数のノーマルメモリセルが配置されるノーマルサブアレイを複数個に対し共通にスペアメモリセルが配置されるスペアアレイ（ＳＰ♯０）を配置する。 - 特許庁

A memory cell array MS is composed of stack gate structured memory cells, having control gate electrodes 12(CG) and floating gate electrodes 16(FG).例文帳に追加

メモリセルアレイ部ＭＳは、コントロールゲート電極１２（ＣＧ）及びフローティングゲート電極１６（ＦＧ）を有するスタックゲート構造のメモリセルから構成される。 - 特許庁

To provide a semiconductor memory device in which data read-out operation is fast, also data can be read out accurately even when a memory cell array is micronized.例文帳に追加

メモリセルアレイが微細化されても、データ読出し動作が速く、かつ、データを正確に読み出すことができる半導体記憶装置を提供する。 - 特許庁

Also, the memory array is provided with a plurality of memory blocks comprising a plurality of words corresponding respectively in a plurality of words constituting each entry.例文帳に追加

また、メモリアレイは、各々のエントリを構成する複数のワードの内の各々対応する複数のワードを含む複数のメモリブロックを備える。 - 特許庁

To provide a semiconductor memory device which can inform status of program operation or erase operation performed for a memory array to a user.例文帳に追加

メモリアレイに対して行われるプログラム動作又は消去動作のステータスをユーザに通知することが可能な半導体記憶装置を提供する。 - 特許庁

The buffer 122 is connected between the memory cell array and the Y-gating circuit and is provided with dual registers corresponding to each of a group of memory cells.例文帳に追加

ページバッファ１２２はメモリセルアレイとＹ−ゲーティング回路との間に連結され、一群のメモリセルの各々に対応するデュアルレジスタを備える。 - 特許庁

In a preferable embodiment, a memory cell used in a reference cell programming process is a cell of a memory array having the highest intrinsic threshold value.例文帳に追加

１つの好ましい実施形態では、基準セルプログラミングプロセス中に使用されるメモリセルは、最高固有閾値を有するメモリアレイのセルである。 - 特許庁

A memory interface connected between the rendering memory and a plurality of the rendering pipelines accesses the elements of the respective arrays in accordance with corresponding array description.例文帳に追加

レンダリングメモリと複数のレンダリングパイプラインの間に連結されるメモリインタフェースは、対応するアレイ記述に従って、各アレイの要素にアクセスする。 - 特許庁

To reduce variation of threshold-value distribution after writing and erasing in a flash memory array without increasing an area as a flash memory core.例文帳に追加

フラッシュメモリアレイにおける書込み及び消去後のしきい値分布ばらつきをフラッシュメモリコアとしての面積を増大することなく低減する。 - 特許庁

To provide a semiconductor device and its control method in which a part of a region of a memory cell array can be erased in a flash memory.例文帳に追加

フラッシュメモリにおいて、メモリセルアレイの領域の一部を消去することが可能な半導体装置およびその制御方法を提供する。 - 特許庁

The semiconductor memory apparatus is provided with a main cell array 21 constituted of a plurality of memory cell arrays 21-1 to 21-4, an RD cell array 22 shared by these memory cell arrays, a compensating capacitor Cbadd, and switching circuits 24-1 to 24-4.例文帳に追加

半導体記憶装置は、複数のメモリセルアレイ２１−１〜２１−４で構成されたメインセルアレイ２１、これらのメモリセルアレイで共用されるＲＤセルアレイ２２、補正容量Ｃｂａｄｄ及び切替回路２４−１〜２４−４を備えている。 - 特許庁

A bit configuration of address data allocated to the memory 42 is divided into two on the upper bit side and the lower bit side; and the upper bit side is allocated to a first memory array 42A and the lower bit side is allocated to a second memory array 42B.例文帳に追加

メモリ４２に割り当てられるアドレスデータのビット構成は、上位ビット側と下位ビット側の２つに分割されており、前記上位ビット側が第１メモリアレイ４２Ａに割り当てられ、前記下位ビット側が第２メモリアレイ４２Ｂ割り当てられている。 - 特許庁

NOR type flash memory (nonvolatile semiconductor storage device) 1 includes: a memory cell array 11; a dummy memory cell array (reference circuit) 12; a sense amplifier 13; load circuits 14 and 15; pre-charge circuits 16 and 17; and a reference voltage generation circuit 20.例文帳に追加

ＮＯＲ型フラッシュメモリ（不揮発性半導体記憶装置）１は、メモリセルアレイ１１と、ダミーメモリセルアレイ（リファレンス回路）１２と、センスアンプ１３と、負荷回路１４及び１５と、プリチャージ回路１６及び１７と、基準電圧発生回路２０とを備えている。 - 特許庁

The flash memory includes a non-volatile memory cell array, an error correction circuit for correcting an error in first phase data stored in the non-volatile memory array and outputting second phase data, and a phase register for storing the second phase data.例文帳に追加

本発明はフラッシュメモリ装置に係り、非揮発性メモリセルアレイ、前記非揮発性メモリセルアレイに貯蔵された第１フューズデータをエラー訂正して、第２フューズデータで出力するエラー訂正回路と、前記第２フューズデータが貯蔵されるフューズレジスタを含む。 - 特許庁

The resistance value of a resistor array 7 is set by control from a memory block 10 provided with a memory cell array composed of a read only memory element electrically writable only once to which the information of the resistance value to be an optimum offset voltage is written.例文帳に追加

最適なオフセット電圧となる抵抗値の情報を書き込んだ電気的に一度だけ書き込み可能な読み出し専用のメモリ素子からなるメモリセルアレイを有するメモリブロック１０からの制御により抵抗アレイ７の抵抗値を設定する。 - 特許庁

To provide a semiconductor memory device, in which the increasing of chip size can be prevented and an arranging method for the device by preventing the increment of the number of column selection signal lines arranged between memory cell array blocks, even if the capacity of a memory cell array block is increased.例文帳に追加

メモリセルアレーブロックの容量が増加してもメモリセルアレーブロック間に配置されるコラム選択信号ラインの数が増加しないようにすることによりチップサイズの増加を防止できる半導体メモリ装置並びに装置の配置方法を提供する。 - 特許庁

A nonvolatile semiconductor memory 20 is of NAND type and comprises a unit array of 16 memory transistors 21, connected in series and selective transistors 22A, 22B which are connected to the ends of the unit array of memory transistors.例文帳に追加

本不揮発性半導体記憶装置２０は、ＮＡＮＤ型の記憶装置であって、１６個のメモリトランジスタ２１を直列に接続してなるメモリトランジスタの単位列と、メモリトランジスタの単位列の列端に接続された選択トランジスタ２２Ａ、Ｂとを備えている。 - 特許庁

An address storage part 140 stores a threshold value memory address for dividing the memory cell array 110 into a first block for storing one bit data for each memory cell and a second block for storing one bit data for each pair of memory cell.例文帳に追加

アドレス記憶部１４０は、メモリセル毎に１ビットデータを記憶させる第１ブロックと、メモリセル対毎に１ビットデータを記憶させる第２ブロックとにメモリセルアレイ１１０を分けるための閾値メモリアドレスを記憶する。 - 特許庁

To stabilize and compact the circuit operation of a semiconductor memory device, in which memory elements are arranged in the shape of an array such as a memory or the like and a multitude of transistors are arranged regularly around the memory elements.例文帳に追加

本発明の目的は、メモリ等の様にアレイ状に記憶素子が配置され、その周囲にトランジスタが規則的に多数配置された半導体記憶装置の回路動作の安定化およびコンパクト化を図ることである。 - 特許庁

The semiconductor memory device comprises a memory cell array on which a memory cell MC is disposed and a control circuit 104 for applying a voltage to a bit line 4 and a word line 3 so that a predetermined potential difference is given to the selection memory cell MC.例文帳に追加

半導体記憶装置は、メモリセルＭＣが配置されたメモリセルアレイと、選択メモリセルＭＣに所定の電位差がかかるよう、ビット線４及びワード線３に電圧を印加する制御回路１０４とを備える。 - 特許庁

To provide a ferroelectric nonvolatile memory cell in a novel structure in which memory cells are integrated with high density, and to provide a high-density ferroelectric memory cell array using the ferroelectric nonvolatile memory.例文帳に追加

メモリセルを高密度に集積することのできる新規な構造の強誘電体不揮発性メモリセルを提供するとともに、この強誘電体不揮発性メモリを用いた高密度強誘電体メモリセルアレイを提供する。 - 特許庁

To provide a phase change type nonvolatile memory cell capable of recording/erasing at a high speed, and to provide a memory array using the phase change type nonvolatile memory cell and a method for recording information in the phase change type nonvolatile memory cell.例文帳に追加

高速記録・消去が可能な相変化型不揮発性メモリ素子、該相変化型不揮発性メモリ素子を用いたメモリアレーおよび該相変化型不揮発性メモリ素子の情報記録方法を提供する。 - 特許庁

The nonvolatile memory comprises a memory cell array constituted of complete depletion type memory TFTs(thin film transistors), drive circuits of memory cells and another peripheral circuit, which are integrally formed on the same substrate.例文帳に追加

不揮発性メモリを完全空乏型のメモリＴＦＴ（薄膜トランジスタ）によって構成されるメモリセルアレイ、メモリセルの駆動回路および他の周辺回路によって構成し、これらを同一基板上に一体形成する。 - 特許庁

In the semiconductor device 1, memory array circuits 10 and 4010 respectively include a plurality of first memory cells for storing a plurality of pieces of data, and a plurality of second memory cells for respectively storing addresses of the first memory cells.例文帳に追加

半導体装置１において、メモリアレイ回路１０および４０１０は、複数個のデータを記憶する複数個の第１メモリセルと、第１メモリセルのアドレスをそれぞれ記憶する複数個の第２メモリセルとをそれぞれ含む。 - 特許庁

A voltage corresponding to a boosting voltage VDDR is applied to the gate of a dummy memory cell 186 having a threshold voltage corresponding to the memory cell of a redundant memory cell array 1a to read the data of the dummy memory cell 186.例文帳に追加

冗長メモリセルアレイ１ａ中のメモリセルに対応する閾値電圧を有するダミーメモリセル１８６のゲートに、昇圧電圧ＶＤＤＲに対応する電圧を与えてダミーメモリセル１８６のデータ読出しを行う。 - 特許庁

To provide a memory interface control method of an integrated circuit such as an LSI or an FPGA(Field Programmable Gate Array) which can access a memory at an optimum timing by recognizing an access timing suitable for a memory property even if the memory is replaced.例文帳に追加

本発明はＬＳＩやＦＰＧＡ等の集積回路のメモリ・インタフェース制御方式に関し，メモリを置き換えてもメモリの特性に適したアクセス・タイミングを認識して，最適なタイミングでアクセスすることを目的とする。 - 特許庁

In order to address the cell array select the write data to be written into the cell array and to be read out of the cell array, command and/or decided address signals supplied by the memory controller are supplied to the cell array (10), and addressing and selector circuits (11-14).例文帳に追加

上記セルアレイ（１０）をアドレス指定し、書き込み、かつ読み出されるデータを選択するために、メモリコントローラから供給されたコマンドおよび／または復号されたアドレス信号が、セルアレイ（１０）とアドレッシングおよびセレクタ回路（１１〜１４）に供給される。 - 特許庁

It is characterized in that a logic circuit for compressing and expanding data arranged between a memory array in a semiconductor memory and an I/O circuit is integrated on a memory LSI with one chip.例文帳に追加

半導体メモリにおけるメモリアレーと、Ｉ／Ｏ回路との間に介在するデータ圧縮伸張のための論理回路をメモリＬＳＩ上にワンチップ集積した点を特徴とする。 - 特許庁

To prevent the erroneous low determination of the threshold value of a memory cell to be programmed caused by the flowing-out of a cell current to an adjacent cell during program verification in a memory array having a bit line shared between memory cells.例文帳に追加

ビット線がメモリセル間で共有されたメモリアレイでは、プログラムベリファイ時に、隣接セルにセル電流が流出するために、プログラムすべきメモリセルのしきい値が低めに誤判定される。 - 特許庁

Thus, since the address of the defective memory present in the memory areas for the 16 word lines is stored in the second memory array 2, the addresses of the defective memories of a wider range are stored.例文帳に追加

このように、ワード線１６本分のメモリ領域内に存在する欠陥メモリのアドレスを第２のメモリアレイ２に格納することから、より広い範囲の欠陥メモリのアドレスを記憶できる。 - 特許庁

A memory array 16 outputs fail data stored in the address of memory units A-D when an address is inputted or writes inputted fail data in the address of the memory units A-D.例文帳に追加

メモリアレイ１６は、アドレスが入力されると、メモリユニットＡ〜Ｄの該アドレスに記憶されているフェイルデータを出力するか、または、入力されたフェイルデータをメモリユニットＡ〜Ｄの該アドレスに書き込む。 - 特許庁

A memory cell array 1 is configured by arranging in matrix a plurality of memory cells storing data of two or more bits, and includes a plurality of bit lines and word lines connected to the memory cells.例文帳に追加

メモリセルアレイ１は、２ビット以上のデータを記憶する複数のメモリセルがマトリクス状に配置され、複数のメモリセルに接続される複数のビット線、及び複数のワード線を有している。 - 特許庁

A memory cell array 1 includes an area having first memory cells holding N bit data, and an area having second memory cells holding M bit (M is a natural number below N) data.例文帳に追加

メモリセルアレイ１は、Ｎビットのデータを保持する第１のメモリセルを有する領域と、Ｍビット（ＭはＮ未満の自然数）のデータを保持する第２のメモリセルを有する領域を含む。 - 特許庁

The nonvolatile semiconductor memory device is provided with a memory cell array 1 constituted of a plurality of memory blocks, interfaces 6, 7, write-in circuits 2, 3, 4, 5, 8, and read-out circuits 2, 3, 4, 5, 8.例文帳に追加

不揮発性半導体記憶装置は、複数のメモリブロックから構成されるメモリセルアレイ１、インターフェイス６，７、書き込み回路２，３，４，５，８、及び読み出し回路２，３，４，５，８を備えている。 - 特許庁

A memory array 1 comprises a plurality of memory segments 11 corresponding to respective addresses and each memory segment 11 is connected with a data multiplexer 12 through a first data bus DQn (n=1,..., 4).例文帳に追加

メモリアレイ１は各アドレスに対応した複数のメモリセグメント１１を備え、各メモリセグメント１１とデータバスマルチプレクサ１２とは第１のデータバスＤＱｎ（ｎ＝１〜４）によって接続されている。 - 特許庁

To improve noise margin, to increase read-out speed, and to reduce power consumption, in a semiconductor memory having a memory array consisting of CMOS flip-flop circuit type memory cells.例文帳に追加

ＣＭＯＳフリップフロップ回路型メモリセルからなるメモリアレイを有する半導体記憶装置において、ノイズマージンを向上させ、読出し速度を速くさせるとともに、消費電力を低減させる。 - 特許庁

The memory array circuit 10 compares a plurality of pieces of data with retrieved data to select the second memory cells for storing the addresses of the first memory cells for storing the data corresponding to the retrieved data.例文帳に追加

メモリアレイ回路１０は、複数個のデータと検索データとを比較し、検索データと一致するデータを記憶する第１メモリセルのアドレスを記憶する第２メモリセルを選択する。 - 特許庁