「memory-array」に関連した英語例文の一覧と使い方(60ページ目) - Weblio英語例文検索

A pseudo SRAM is provided with an ATD circuit 3 detecting each of transition of an external chip-enable signal/CE, address signals ADx, ADy, and an external write-enable signal/WE, and a control circuit controlling access of a memory cell array based on a detected result of this ATD circuit 3.例文帳に追加

擬似ＳＲＡＭに、外部チップイネーブル信号／ＣＥ、アドレス信号ＡＤｘ，ＡＤｙ及び外部ライトイネーブル信号／ＷＥの遷移をそれぞれ検知するＡＴＤ回路３と、このＡＴＤ回路３の検知結果に基づきメモリセルアレイのアクセスを制御する制御回路とを設けている。 - 特許庁

A writing control part 12 quantizes the target pixel address and generates each quantized pixel address showing each pixel position to be used for the sprite display in the pixel array of the display device 6, and then, writes the image data of the sprite in each area in a frame memory 4 shown by each quantized pixel address.例文帳に追加

書込制御部１２は、目標画素アドレスを量子化して、表示装置６の画素配列においてスプライトの表示に用いる各画素の位置を示す各量子化画素アドレスを発生し、各量子化画素アドレスが示すフレームメモリ４内の各エリアにスプライトの画像データを書き込む。 - 特許庁

In the semiconductor device for omitting a defective memory cell array by cutting a fuse pattern, there are comprised a fuse pattern 2 longitudinally arranged along a rectangular guard ring 1, and patterns 3a-3e which are connected to the fuse pattern 2 and led out of the guard ring 2 laterally along the guard ring pattern 2.例文帳に追加

ヒューズパターンの切断によって、不良メモリセルアレイを救済する半導体装置において、長方形のガードリング１の長手方向に沿って配置されるヒューズパターン２と、ヒューズパターン２と接続され、ガードリング１の短手方向に沿って、ガードリング２の外に引き出されるパターン３ａ〜３ｅとを備える。 - 特許庁

A semiconductor integrated circuit 100 is provided with a test mode setting circuit 5 detecting a test mode, a row decoder 7 and a word driver 8 controlling activation of a word line of a memory cell array 6, and a RXTM generating circuit 15 generating a word line driving signal for driving a word line.例文帳に追加

本発明に係る半導体集積回路１００は、テストモードを検知するテストモード設定回路５、メモリセルアレイ６のワード線の活性を制御するロウデコーダ７およびワードドライバ８、ならびにワード線を駆動するためのワード線駆動信号を発生するＲＸＴＭ発生回路１５を備える。 - 特許庁

A level control signal /CS[0] is set to an H level in conjunction with a level control signal /CS[1] for setting the potential of power supply lines VM[0], VM[1] lower than power supply potential VDD, thus sharply reducing a gate leak current when a memory cell array 110A is at standby and in write operation.例文帳に追加

レベル制御信号／ＣＳ［０］，／ＣＳ［１］を共にＨレベルに設定して電源線ＶＭ［０］，ＶＭ［１］の電位を共に電源電位ＶＤＤより低くすることにより、メモリセルアレイ１１０Ａの待機時および書込み動作時におけるゲートリーク電流を大幅に低減することができる。 - 特許庁

When performing reading operation in which the bit lines of a memory cell array 100 are discharged by a bit line charge/discharge part 101, a counter performs counting of a count value representing a conducting period for a bit line potential to turn into a predetermined potential based on a result of the comparison by a comparator for comparing the bit line potential with a reference potential.例文帳に追加

ビット線充放電部１０１によりメモリセルアレイ１００のビット線の放電を行う読み出し動作時に、ビット線の電位と基準電位とを比較する比較器の比較結果に基づいて、カウンタは、ビット線の電位が所定の電位になる放電期間を表すカウント値を計数する。 - 特許庁

In processing of a compile processing means 11 or linking means 12 of this compiler 1, an access pattern acquisition section 13 analyzes the instruction to access a memory from the result of analyzing an input program, and acquires the access pattern including the arrangement on the array of the structure elements, access frequency, and access order.例文帳に追加

コンパイル処理装置１のコンパイル処理手段１１またはリンク手段１２の処理の際に，アクセスパターン取得部１３が，入力プログラムの解析結果からメモリアクセスする命令を解析し，構造体要素の配列上の配置，アクセス回数，アクセス順序を含むアクセスパターンを取得する。 - 特許庁

A current source 4 and anodes or cathodes of the light emitting thyristors in each of blocks 10-1, 10-2, 10-3, ... are connected to a memory all together and then the light emitting array 100 is driven.例文帳に追加

デコーダ８の出力端子２２に、ブロック１０化した発光サイリスタアレイ１００のゲート選択線７を接続し、かつメモリ５に、電流源４と各ブロック１０−１、１０−２、１０−３・・の発光サイリスタのアノードまたはカソードをまとめて接続し、発光サイリスタアレイ１００を駆動する。 - 特許庁

While a read-out command for designating a band BK0 is inputted externally and read-out operation is being performed to a data buffer 13a from a memory array 10a in the bank BK0, a read-out command for designating a bank BK1 can be inputted externally.例文帳に追加

バンクＢＫ０を指定した読み出しコマンドが外部から入力され、バンクＢＫ０においてメモリアレイ１０ａからデータバッファ１３ａへの読み出し動作を行っている間に、バンクＢＫ１を指定した読み出しコマンドを外部から入力することが可能であるものである。 - 特許庁

In response to a specific signal PRE supplied from the outside when a power source is applied, the control circuit 120 executes the automatic reading operation of data from the specific address (0-order address) of the nonvolatile memory array so that the automatic reading data from this specific address are output to the outside.例文帳に追加

電源投入時に外部から供給される特定信号ＰＲＥに応答して、制御回路１２０は不揮発性メモリアレイの特定のアドレス(アドレス０番地)からデータの自動読み出しの動作を実行して、この特定のアドレスからの自動読み出しデータを外部へ出力するようにした。 - 特許庁

Furthermore, it is judged that a suppressing treatment of voices in a specific direction has been set up or not (S111), when it is found that the suppressing treatment of the voices has been set up, the outputs of the delay units of the microphone array unit are subtracted and compounded, and the voices sounding from the specific direction are suppressed and output to the voice memory (S113).例文帳に追加

さらに、特定方向音声の抑圧処理を設定済みであるか否かを判断し（Ｓ１１１）、設定済みである場合には、マイクロホンアレー部の各遅延器の出力を減算合成して、特定方向を抑圧処理した音声を音声メモリに出力させる（Ｓ１１３）。 - 特許庁

A write-protect control circuit stores a starting block address and an ending block address in the write region of the non-volatile memory array and selectively activates the write enable signal, in accordance with whether an external address has escaped from the write address region between the starting and ending block addresses.例文帳に追加

書き込み防止制御回路は、不揮発性メモリアレイの書き込み領域の始まりブロックアドレスと終了ブロックアドレスを貯蔵し、外部アドレスが始まりブロックアドレスと終了ブロックアドレスとの間の書き込みアドレス領域を脱したか否かに従って、書き込みイネーブル信号を選択的に活性化させる。 - 特許庁

When defect detection is performed by measuring a standby current without limiting to an IDDQ test, and influence of the off-leak can be reduced even if a memory cell array having much off-leak coexists by turning off the switch for supplying and cutting off a power source by a test signal ITEST.例文帳に追加

ＩＤＤＱテストに限らず、スタンバイ電流を測定して不良検出する際に、テスト信号ＩＴＥＳＴにより上述の電源供給遮断用スイッチをオフにすれば、オフ・リークが多いメモリセル・アレイが混在していても、該オフ・リークの影響を低減することができる。 - 特許庁

The nonvolatile semiconductor storage device includes a memory cell array having a plurality of blocks respectively including a plurality of memory cells to store normal data in normal blocks among the plurality of blocks and store a time code set in each of the normal blocks and for including time data corresponding to a time when the last write operation of the normal block is executed in time code blocks among the plurality of blocks.例文帳に追加

不揮発性半導体記憶装置は、複数のメモリセルをそれぞれ含む複数のブロックを有し、前記複数のブロックのうちの通常ブロックに、通常のデータが記憶され、前記複数のブロックのうちのタイムコードブロックに、前記通常ブロック毎に設定され且つ前記通常ブロックの最後の書き込み動作を実行した時間に対応する時間データを含むタイムコードが記憶されたメモリセルアレイを備える。 - 特許庁

This integrated circuit device is composed of a bus, at least two units connected with the bus and a monitoring circuit 150 configured to monitor transactions between at least two units through the bus and store transaction information in the FPGA (Field Programmable Gate Array) embedded memory 151 and store bus monitoring information in the FPGA embedded memory at an FPGA design step during SoC design.例文帳に追加

本発明の集積回路装置はバスと、バスと連結された少なくとも二つの装置と、バスを通じた少なくとも二つの装置の間のトランザクションを観察し、トランザクション情報をＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）エンベデットメモリに貯蔵するモニタリング回路とを含み、ＳｏＣ設計の時、ＦＰＧＡ設計段階でＦＰＧＡエンベデットメモリにバスモニタリング情報を貯蔵することができる。 - 特許庁

A variable delay circuit 7 provided in the local control circuit 3 is configured by connecting unit delay circuits whose delay value is controlled by a digital value in multi-stages, and produces various control signals supplied to a memory cell array 1 in timing by delaying the reference signal by a prescribed delay value denoted by the digital value of the delay control signal.例文帳に追加

ローカル制御回路３に設けた可変遅延回路７は、遅延値がディジタル値で制御される単位遅延回路を多段に接続して構成され、メモリセルアレイ１に供給する各種の制御信号を、前記基準信号を前記遅延制御信号のディジタル値が示す所定の遅延値だけ遅延したタイミングで生成する。 - 特許庁

A subroutine 57 on a program processor 55 is equipped with an input/output part 61 which performs processing having a part for input from an input file 58 of an external storage device and a part for output to an output file 59 adjacently and circulates in 10 record array areas of the main memory 56 almost in endless ring structure.例文帳に追加

プログラム処理装置５５のサブルーチン５７は外部記憶装置の入力ファイル５８からの入力部と出力ファイル５９への出力部とを隣り合わせに持って処理する入出力部６１を備え、主メモリ５６の１０個のレコード配列領域をあたかもエンドレスのリング構造であるかのように巡回する。 - 特許庁

The control circuit 124 controls a control command and transfer of image data between itself and the interface 10, writing/reading of image data of the memory cell array 11, format conversion of image data in the YUV-RGB conversion circuit 121 and in the α blend circuit 122, and blending and transfer of image data relative thereto.例文帳に追加

制御回路１２４は、インタフェース１０との間で制御コマンドおよび画像データの授受、メモリセルアレイ１１の画像データの読出し／書込み、ＹＵＶ−ＲＧＢ変換回路１２１およびαブレンド回路１２２における画像データのフォーマット変換、並びにブレンディングおよびそれらにかかわる画像データの転送を制御する。 - 特許庁

By a voltage changeover circuit 14, a first boost voltage (VPP) is supplied to the main word driver 12 in a predetermined area to which the selected main word line MWL belongs, among a plurality of areas divided from a memory cell array, while in areas other than the area, a second boost voltage (VPPL) lower than the first boost voltage is supplied to the main word driver 12.例文帳に追加

電圧切り替え回路１４は、メモリセルアレイを分割した複数の領域のうち、選択されたメインワード線ＭＷＬが属する所定領域では第１の昇圧電圧（ＶＰＰ）を、それ以外の領域では第１の昇圧電圧より低い第２の昇圧電圧（ＶＰＰＬ）を、メインワードドライバ１２に供給する。 - 特許庁

The present invention utilizes the nonvolatile ferroelectric memory to program a test mode and data pin arrangement and rearranges an address, a control signal and a data pin arrangement state in a software manner according to a programmed code, thereby accurately testing the characteristics of the cell array without requiring another process.例文帳に追加

このため、本発明は不揮発性強誘電体メモリを利用してテストモード及びデータピンの配置をプログラムし、プログラムされたコードに従いソフトウェア的にアドレス、制御信号及びデータピンの配置状態を再調整することにより、別途のプロセスなくセルアレイの特性を正確にテストすることができるようになる。 - 特許庁

In this non-volatile semiconductor memory, a constant current circuit C0 is arranged in parallel to a NMOS diode N5 converting the detected current of an array cell side into voltage, and a constant current circuit C1 is arranged in parallel to a NMOS diode N6 converting the detected current of a reference cell side into voltage.例文帳に追加

本発明の不揮発性半導体記憶装置では、アレイセル側の検出電流を電圧に変換するＮＭＯＳダイオードＮ５と並列に定電流回路Ｃ０を配置し、リファレンスセル側の検出電流を電圧に変換するＮＭＯＳダイオードＮ６と並列に定電流回路Ｃ１を配置する。 - 特許庁

This method for programming an array having plural memory cells comprises a step in which an already programmed state or an un- programmed state of a cell is verified for each programmed cell, and a step in which a flag is attached to an un-programmed and verified cell in one step out of verification steps after an already programmed state is verified.例文帳に追加

複数のメモリセルを有するアレイをプログラミングする方法は、プログラムするセルごとに、セルのプログラム済状態または未プログラム状態について検証するステップと、以前プログラム済と検証された後、検証ステップのうちの１つの間に、未プログラムと検証されたセルにフラグを付けるステップとを含む。 - 特許庁

The semiconductor storage device has a low power consumption mode which uses the redundancy and a high speed performance mode which does not use the redundancy, and includes a variable delay circuit 4 for changing timing for issuing a cell array control signal to select the memory cell, in the low power consumption mode and high speed performance mode.例文帳に追加

半導体記憶装置は、リダンダンシを使用する低消費電力モードと、リダンダンシを使用しない高速動作モードとを有し、低消費電力モードと高速動作モードとで、メモリセルを選択するためのセルアレイ制御信号を発行するタイミングを変更するための遅延量可変回路４を備えている。 - 特許庁

A semiconductor integrated circuit device is composed of memory cell array regions 101 which are arranged in parallel along lateral long sides, two pad regions 102 which are provided with pads disposed in rows and each arranged near short sides, and a peripheral circuit element region 103 located between the two pad regions 102.例文帳に追加

左右両長辺寄りに並行に配置したメモリセルアレイ領域１０１と、この二つのメモリセルアレイ領域１０１の中央部で、且つ上下各短辺側に複数列のパッドを設けた二つのパッド領域１０２と、この二つのパッド領域１０２の中間に配置した周辺回路素子領域１０３とを構成する。 - 特許庁

Input information of a multidimensional array is divided into a plurality of divided areas, accumulated information is generated by calculating accumulated values at respective element positions of the input information from a corresponding reference location for each of the plurality of divided areas, and the generated accumulated information is held in a memory for each divided area.例文帳に追加

複数次元配列の入力情報を複数の分割領域に分割し、複数の分割領域の各々において、それぞれの基準位置からの入力情報の各要素位置における累積値を計算することにより累積情報を生成し、生成された累積情報を、分割領域ごとにメモリに保持する。 - 特許庁

Thereafter, the silicon nitride layer 3 within the memory cell array area 1a that does not overlap with the sidewall core 4 or the embedded hard mask 7, and the silicon nitride layer 3 within a peripheral circuit area 1b that overlaps with a positioning monitor mark 8b are exposed by etching the silicon oxide layer 6, and then the silicon nitride layer 3 as an etched member is patterned.例文帳に追加

その後、酸化シリコン層６をエッチングすることにより、サイドウォールコア４又は埋込ハードマスク７と重ならないメモリセルアレイ領域１ａ内の窒化シリコン層３と、目合わせモニタマーク８ｂと重なる周辺回路領域１ｂ内の窒化シリコン層３を露出させ、被エッチング部材としての窒化シリコン層３をパターニングする。 - 特許庁

The local write driver circuit for an integrated circuit device memory array requires only one write enable signal for coupling complementary data signals between a global write data line and a local write data line, the circuit does is not required to supply the complementary write enable signal as conventional embodiment.例文帳に追加

集積回路装置メモリアレイのためのローカル書込ドライバ回路は、グローバル書込データ線とローカル書込データ線との間に相補なデータ信号を結合するために書込イネーブル信号を１つしか必要としないことにより、従来の実現例に見られるような相補な書込イネーブル信号を供給する必要を回避する。 - 特許庁

When transition of the signal/WE is detected by the ATD 3d before a period specified by the time-out circuit at the write time, operation of the memory cell array is controlled by the time-out circuit, when it is detected after elapse of the specified period, write-in operation is controlled responding to transition of the signal/WE.例文帳に追加

書き込み時にタイムアウト回路で指示された期間より前にＡＴＤ３ｄによって信号／ＷＥの遷移が検知されると、タイムアウト回路によってメモリセルアレイの動作が制御され、指示された期間の経過後に検知された時には、信号／ＷＥの遷移に応答して書き込み動作を制御することを特徴とする。 - 特許庁

After this, a resist pattern 12 having openings 13 and 14 is formed at a part on an area with the gate electrode 6 of a desired NMOS within a memory cell array area A, and at a part on the film 4 positioned another circuit and the main circuit by using a mask for writing revised data.例文帳に追加

その後、改訂済みのデータ書き込み用マスクを用いて、メモリセルアレイ領域Ａ内の所望のＮＭＯＳのゲート電極６を中心とする領域上の部分及び他の回路と主回路との間に位置するフィールド酸化膜４上の部分に開口１３，１４を有するレジストパターン１２を形成する。 - 特許庁

At a 1st step, a polarization rotating element 46 makes diffracted light 4 transmit without changing the direction of the polarization, an optical recording medium 10 is irradiated with reading light 3, a photo-detector array 44 detects the s-polarized light component of the diffracted light 4 and the detected output 8S is written in a buffer memory 52.例文帳に追加

第１段階で、偏光回転素子４６は回折光４を偏光方向を変えずに透過させるようにし、光記録媒体１０に読み出し光３を照射し、光検出器アレイ４４で回折光４のｓ偏光成分を検出して、その検出出力８Ｓをバッファメモリ５２に書き込む。 - 特許庁

The control circuit (22) is configured to read error correction coded data from the array of memory cells (26), provide error correction code decoding to selected error correction coded data and discard unused error correction code parity data of unselected error correction coded data.例文帳に追加

制御回路（２２）は、メモリセルアレイ（２６）から誤り訂正符号で符号化されたデータを読み出し、その誤り訂正符号化データの選択部分に対し誤り訂正符号の復号を実施するとともに、誤り訂正符号化データの非選択部分から使用しない誤り訂正符号パリティを破棄するように構成される。 - 特許庁

In the array 200, memory cells are arranged in a matrix-like state and first signal electrodes 30, second signal electrodes 34 which are arranged in the direction crossing the electrodes 30, and dielectric layers 32 which are arranged at least in the crossing areas of the electrodes 30 and 34 are contained.例文帳に追加

メモリセルアレイ２００は、メモリセルがマトリクス状に配列され、第１信号電極３０と、該第１信号電極３０と交差する方向に配列された第２信号電極３４と、少なくとも第１信号電極３０と第２信号電極３４との交差領域に配置された強誘電体層３２と、を含む。 - 特許庁

To provide a data processor and its processing method capable of efficiently accelerating initial rise and improving the performance of a system by downloading only necessary configuration data to a configuration memory built in a field programmable gate array in accordance with required data processing to be executed.例文帳に追加

所望のデータ処理を実行する際に、そのデータ処理に応じて、必要なコンフィグレーション・データのみをフィールド・プログラマブル・ゲートアレイ内のコンフィグレーション用メモリにダウンロードすることにより、効率良く、初期の立ち上がりを高速化し、システム性能を向上させたデータ処理装置及びその処理方法を提供する。 - 特許庁

The local write-in driver circuit for an integrated circuit device memory array requires only one write-in enable-signal for coupling complementary data signals between a global write-in data line and a local write-in data line, the circuit does not require to supply the complementary write-in enable- signal as conventional embodiment.例文帳に追加

集積回路装置メモリアレイのためのローカル書込ドライバ回路は、グローバル書込データ線とローカル書込データ線との間に相補なデータ信号を結合するために書込イネーブル信号を１つしか必要としないことにより、従来の実現例に見られるような相補な書込イネーブル信号を供給する必要を回避する。 - 特許庁

This ID card is provided with a nearly oblong card formed of a plastic material, and a semiconductor element mounted in the card and having a memory cell array using a ferroelectric film as an information storage capacitor; and the ferroelectric film of the semiconductor element is so disposed as to be positioned only in a 30% region of the card from a longitudinal end thereof.例文帳に追加

プラスティック材料からなる略長方形状のカードと、カード内に搭載され、強誘電体膜を情報記憶キャパシタとして用いるメモリセルアレイを有する半導体素子とを備え、半導体素子の強誘電体膜をカードの長手方向の端から３０パーセントの領域のみに位置するように配置する。 - 特許庁

The memory cell array layer includes: first lamination part 410 and 410B having first insulation layers and first conductive layers alternately laminated therein; and second lamination parts provided on either the top or bottom surfaces of the respective first lamination parts and laminated so as to form second conductive layers between second insulation layers.例文帳に追加

メモリセルアレイ層は、第１絶縁層及び第１導電層が交互に積層された第１積層部４１０，４１０Ｂと、第１積層部の上面或いは下面に設けられ且つ第２絶縁層間に第２導電層が形成されるように積層された第２積層部４２０Ａ，４２０Ｂとを備える。 - 特許庁

A control circuit 40 generates various command for a memory cell array 30 in accordance with an internal command control signal and an internal address signal outputted by input switching circuits 50, 52, 54 for switching an input source of a command control signal and an address signal between external terminals 14, 16, 18 and a BIST circuit 100.例文帳に追加

コマンド制御信号およびアドレス信号の入力源を外部端子１４、１６、１８とＢＩＳＴ回路１００との間で切換えるための入力切換回路５０，５２，５４が出力する内部コマンド制御信号および内部アドレス信号に応じて、制御回路４０は、メモリセルアレイ３０に対する各種コマンドを生成する。 - 特許庁

When a coincidence detecting signal MTH is activated, the internal control circuit (2) performs an operation mode specified by a command CMD from the outside, when an uncoincidence detecting signal is activated, the control circuit (2) sets an array read-mode reading out data of a memory cell of a bank specified by an address signal AD from the outside.例文帳に追加

バンク制御回路（２）は、一致検出信号ＭＴＨが活性化されたときには、外部からのコマンドＣＭＤにより指定された動作モードを実行し、不一致検出信号ＺＭＴＨが活性化されたときには、外部からのアドレス信号ＡＤが指定するバンクのメモリセルのデータを読み出すアレイリードモードを設定する。 - 特許庁

A microcomputer 6 calculates a distance between a focus of a beam and each of speaker units 5 configuring the array speaker to obtain a delay time corresponding to the distance, and sets a tap to extract a signal from a delay memory 2 for delaying an input acoustic signal and a coefficient used for interpolation in an interpolation processing means 3 to each speaker unit.例文帳に追加

マイクロコンピュータ６は、アレースピーカーを構成する各スピーカーユニット５とビームの焦点との距離を算出して、それに対応する遅延時間を求め、入力音響信号を遅延する遅延メモリ２から信号を取り出すためのタップと補間処理手段３において補間に用いる係数を各スピーカーユニットごとに設定する。 - 特許庁

Therefore, even if an active signal is inputted from a mode enable-mask signal line 118, since the mode enable-mask internal signal line 111 is masked, the program mode/ erase mode inputted from a mode selecting signal line 114 cannot be made active, unncessary stress for a memory cell array 104 can be eliminated.例文帳に追加

これによりモードイネーブル信号線１１８からアクティブ信号が入力されてもモードイネーブルマスク内部信号線１１１がマスクされているためにモード選択信号線１１４から入力されるプログラムモード／イレーズモードをアクティブにできず、メモリセルアレイ１０４への不要なストレスを排除することができる。 - 特許庁

A storage section of even data in which data of a bit read out first are included such as the memory cell array SAe and the like is arranged to a side closing to an input/output pad PA, at the time of read-out, the first read-out data are transmitted always to the multiplexer MUX through a shorter wiring from a parallel-serial conversion circuit.例文帳に追加

メモリセルアレイＳＡｅ等、一番最初に読み出すビットのデータが含まれるｅｖｅｎデータの記憶部を入出力パッドＰＡに近い側に配置し、読出時には一番最初の読出データを常にパラレル−シリアル変換回路からの配線が短い方を介してマルチプレクサＭＵＸへ伝達する。 - 特許庁

A switch element (51) comprising single channel type MOS transistors are provided at the halfway of a path in which high voltage (EXWL) supplied to a memory array (10) from an external terminal when a test is transmitted, it is not necessary that supply voltage is reset without omission during a test by turning off the switch element (51) at switching a word line.例文帳に追加

テスト時に外部端子からメモリアレイ（１０）に供給される高電圧（ＥＸＷＬ）を伝達する経路の途中に単一チャネル型のＭＯＳトランジスタからなるスイッチ素子（５１）を設け、ワード線切換え時に該スイッチ素子をオフさせることでテスト中にいちいち供給電圧をリセットする必要をなくした。 - 特許庁

Updated to be written in the memory 16 in response to a write request to the applicable disk area during backup processing from the backup object disk area undergoing freeze setting to a backup device 12 are returned to a prescribed disk area after backup processing is completed and a freeze set disk array 11 undergoes freeze release.例文帳に追加

フリーズ設定されたバックアップ対象ディスク領域からバックアップ装置１２へのバックアップ処理の期間中、当該ディスク領域への書き込み要求に応じてキャッシュメモリ１６に書き込まれる更新データは、バックアップ処理が完了してフリーズ設定ディスクアレイ１１がフリーズ解除された後、指定のディスク領域に書き戻される。 - 特許庁

In the case of writing processing to the specific word, the defective bit replacement processing circuit 104 converts the WRITE DATA for x bits into the RAW WRITE DATA for x+y bits to be written in the data cells and the redundant cells using the FAIL DATA to be written in the memory cell array 102.例文帳に追加

指定ワードへの書き込み処理であれば、不良ビット代替処理回路１０４は、ＦＡＩＬ ＤＡＴＡを用いて、ｘビット分のＷＲＩＴＥ ＤＡＴＡをデータセルと冗長セルに書き込むｘ＋ｙビットのＲＡＷ ＷＲＩＴＥ ＤＡＴＡに変換し、メモリセルアレイ１０２に書き込む。 - 特許庁

A writing data control circuit 3 checks whether an input address coincides with an address of the initial data storage area 12 in the memory cell array 1, and when both of them are not coincident, input data D0-D7 are output, while preset optional fixed data are output when they are coincident.例文帳に追加

書き込みデータ制御回路３は、入力アドレスがメモリセルアレイ１の初期データ記憶領域１２のアドレスと一致するか否かを比較し、その両者が一致しない場合には入力データＤ０〜Ｄ７を出力し、それが一致する場合には予め設定されている任意固定データを出力する。 - 特許庁