「memory-array」に関連した英語例文の一覧と使い方(52ページ目) - Weblio英語例文検索

To provide a semiconductor memory device in which a chip size is reduced by making a bit line fine or in which a sense amplifier and a memory cell array with an enhanced operating speed, by lowering a threshold voltage can be operated satisfactorily at a voltage which is lower than an external power-supply voltage.例文帳に追加

ビット線の細線化によってチップサイズが縮小され、或いは、しきい値電圧の低下によって作動速度が向上したセンスアンプやメモリセルアレイを、外部電源電圧よりも低い電圧で良好に作動させることができる半導体記憶装置を提供する。 - 特許庁

To provide a semiconductor storage apparatus wherein the unevenness of effective voltages applied to variable resistance elements, which is caused by a difference in wire length due to a positional difference in a memory cell array, can be eliminated, thereby suppressing the variation in resistance characteristics of the variable resistance elements between memory cells.例文帳に追加

メモリセルアレイ内での位置の違いに起因する配線長の違いによる可変抵抗素子に加わる実効電圧の不均一を是正し、メモリセル間の可変抵抗素子の抵抗変化特性のばらつきを抑制することができる半導体記憶装置を提供する。 - 特許庁

A plurality of bit lines are separated into first and second bit line groups at the border of a selected memory cell column in a memory array at data write and read, and one of first and second voltages and the other are applied to the first and second bit lines groups, respectively.例文帳に追加

データ書込および読出時において、メモリアレイ内の選択メモリセル列を境界として複数のビット線を第１および第２のビット線群に分割し、第１のビット線群と第２のビット線群とをそれぞれ第１および第２の電圧の一方および他方と接続する。 - 特許庁

The source line SL of a memory cell Trm formed in the N well of a memory cell array 11 is connected commonly to a column source line CSL being a source line in a block and a block source source line BSL in common, and is connected to a source line MSL outside the block via a block source select gate BSSG.例文帳に追加

メモリセルアレイ１１のＮウェルに形成したメモリセルＴｒｍのソース線ＳＬを、ブロック内ソース線であるカラムソース線ＣＳＬおよびブロックソース線ＢＳＬで共通に接続するとともにブロックソースセレクトゲートＢＳＳＧを介してブロック外ソース線ＭＳＬに接続する。 - 特許庁

The flash memory device has an interface circuit which sequentially receives an instruction and an address in synchronization with an external system clock after predetermined, first latency from a point when a chip enable signal is activated, in reading operation, programmed operation and erasing operation of a flash memory cell array.例文帳に追加

フラッシュメモリセルアレイ、読み取り動作、プログラム動作及び消去動作時に、チップイネーブル信号が活性化される時点から所定の第１レイテンシ後に、外部システムクロックに同期して命令とアドレスとを順次に受信するインターフェース回路を備えることを特徴とするフラッシュメモリ装置。 - 特許庁

In a semiconductor memory device in which write-in and read- out of data are performed for a memory array in accordance with address information, the device is provided with an address converting circuit 23 generating new address information by performing some change for one part or all of the address information in accordance with a control signal for test.例文帳に追加

アドレス情報に応じてメモリアレイに対してデータの書き込み及び読み出しが行われる半導体集積回路において、テスト用制御信号に応じて、アドレス情報の一部又は全てに一定の変更を施して新たなアドレス情報を生成するアドレス変換回路２３を設ける。 - 特許庁

The semiconductor storage has, a memory array 100 having memory cells M11-Mnm, a bit line charge and discharge circuit 102, a bit line selection circuit 103, and a load circuit 105 connected between a data line DL connected to the bit line selection circuit 103 and a sense amplifier 104.例文帳に追加

この半導体記憶装置は、メモリセルＭ１１〜Ｍｎｍを有するメモリセルアレイ１００とビット線充放電回路１０２とビット線選択回路１０３と、ビット線選択回路１０３に接続されたデータ線ＤＬとセンスアンプ１０４との間に接続された負荷回路１０５を備える。 - 特許庁

The semiconductor memory device is provided with a plurality of data inputting circuits 100-115 for inputting data DQ0-DQ15 from the outside and a plurality of data writing circuits 200-215 for writing the data inputted by means of the circuits 100-115 in a memory cell array 300.例文帳に追加

外部からデータＤＱ０〜ＤＱ１５を入力するための複数のデータ入力回路１００〜１１５と、前記複数のデータ入力回路１００〜１１５により入力されたデータをメモリセルアレイ３００に書き込むための複数のデータ書込回路２００〜２１５を備える。 - 特許庁

The memory is also provided with a switch control circuit 10 turning off the boosting power source switch SWi corresponding to the other blocks excluding a voltage detecting circuit 9 detecting decline of a voltage level of the power source line 8 and a block in which the memory cell array 1 is selected by an output of this voltage detecting circuit 9.例文帳に追加

電源線８の電圧レベル低下を検知する電圧検出回路９と、この電圧検出回路９の出力によりメモリセルアレイ１の選択されているブロックを除き、他のブロックに対応する昇圧電源スイッチＳＷｉをオフにするスイッチ制御回路１０が設けられている。 - 特許庁

In order to distinguish a defective block in a memory cell array, the defective block data is written into the defective block so that the threshold voltage of all or a specific part of memory cells in the defective block may be larger than the word line voltage VB applied to a selection word line when reading low-order page data.例文帳に追加

メモリセルアレイ中の不良ブロックを区別するため、不良ブロック中のメモリセルの全部又は特定の一部の閾値電圧が、下位ページデータを読み出す場合に選択ワード線に印加されるワード線電圧ＶＢより大きくなるよう、不良ブロックへの不良ブロックデータの書き込みを行なう。 - 特許庁

The memory cell array is provided with a core selecting means selecting the arbitrary number of cores to perform write-in/erasion of data, thereby the data are written in the selected memory cell in a core selected based on a write-in command, and data erasion of a selected block in a selected core is performed based on an erasion command.例文帳に追加

データ書き込み／消去を行うために任意個数のコアを選択するコア選択手段を備え、書込みコマンドに基づいて選択されたコア内の選択されたメモリセルにデータ書き込みを行い、消去コマンドに基づいて選択されたコア内の選択されたブロックのデータ消去を行う。 - 特許庁

This device is provided with a bit line selecting means making bit lines corresponding to a memory element reading out stored contents from plural bit lines constituting a memory element array a selection state and a bit line grounding means grounding selectively a bit line being adjacent to a bit line selected by this bit line selecting means.例文帳に追加

メモリ素子アレイを構成する複数のビット線から記憶内容を読み出すべきメモリ素子に対応するビット線を選択状態するビット線選択手段と、このビット線選択手段が選択したビット線に隣接するビット線を選択的に接地するビット線接地手段とを備えた。 - 特許庁

This device is provided with an address baffer 1, a first pre- decoder 2, a register circuit 3, a fuse data storing section 4, a first multiplexer 5, a second pre-decoder 6, an inverter 7, a second multiplexer 8, and a memory cell array 9.例文帳に追加

アドレスバッファ１と、第１のプリデコーダ２と、レジスタ回路３と、ヒューズデータ記憶部４と、第１のマルチプレクサ５と、第２のプリデコーダ６と、インバータ７と、第２のマルチプレクサ８と、メモリセルアレイ９と、を備えている。 - 特許庁

To provide an optical shutter and an optical shutter array which have a complete memory characteristic and transmit a large quantity of light, are applicable to both of a transmission type and a reflection type, and control the release and the interruption of light.例文帳に追加

完全なメモリー性を持ち、透過光量が大きく、透過型と反射型のいずれにも適用でき、光の開放及び遮断の制御が可能な光シャッター及び光シャッターアレイを提供する。 - 特許庁

This test circuit detects a bit in which a shift is caused in a write-in property in a memory cell array 1 as a defective bit using a method by which one axis write-in current of a difficult axis direction is applied.例文帳に追加

このテスト回路は、メモリセルアレイ１中の書き込み特性にシフトがあるビットを、困難軸方向の一軸書き込み電流を印加する手法を用いて不良ビットとして検出する。 - 特許庁

A data storage device including the resistive cross point array (10) of a memory cell (12), a plurality of wordlines (14), a plurality of bit lines (16) and the sense amplifier (24) using a cross couple latching sense circuit is disclosed.例文帳に追加

メモリセル（１２）の抵抗性クロスホ゜イントアレイ（１０）と、複数のワート゛線（１４）と、複数のヒ゛ット線（１６）と、クロスカッフ゜ルラッチ型センス回路を利用するセンス増幅器（２４）とを含むテ゛ータ記憶装置が開示される。 - 特許庁

To provide a means which forms an image stored in a computer memory where optically scanned data are displayed as an array having at least two dimensions and which virtually scans the stored image.例文帳に追加

光学的に走査されたデータが、少なくとも２つの次元を持つ配列として表されるコンピュータメモリに記憶されるイメージを形成し、記憶されたイメージが、仮想走査にかけられる手段を提供すること。 - 特許庁

A memory cell array (602) of the storage device (130) includes decrement prohibiting regions (R1, R2) for allowing a value larger than an already-stored value to be written and prohibiting writing of a value smaller than the already-stored value.例文帳に追加

記憶装置(130)のメモリーセルアレイ(602)は、既格納値よりも大きな値の書き込みを許容するとともに、既格納値よりも小さな値の書き込みを禁止するデクリメント禁止領域(R1,R2)を有する。 - 特許庁

A normal memory array 10 for performing non-volatile data storage is divided into sectors of (m) pieces (m: natural number) corresponding to an object unit in data write or data erasure of one time respectively.例文帳に追加

不揮発的なデータ記憶を実行するためノーマルメモリアレイ１０は、それぞれが１回のデータ書込もしくはデータ消去における対象単位に相当するｍ個（ｍ：自然数）のセクタに分割される。 - 特許庁

For example, when a power on reset circuit 32 detects supply of a power source, a sense amplifier circuit 21 automatically reads the primary set data from in a primary set data area 12 on a memory cell array 11.例文帳に追加

たとえば、パワーオンリセット回路３２が電源の投入を検知すると、センスアンプ回路２１がメモリセルアレイ１１上の初期設定データ領域１２内より初期設定データを自動的に読み出す。 - 特許庁

To provide a semiconductor device with a relief circuit capable of performing a high-speed operation and having high relief efficiency, when a shift saving system is applied to a memory cell array divided into a plurality of unit blocks.例文帳に追加

複数の単位ブロックに分割されたメモリセルアレイにシフト救済方式を適用する場合、高速動作が可能で救済効率が高い救済回路を備えた半導体装置を提供する。 - 特許庁

This apparatus is provided with a pair of memory sub-array, and a control signal generating circuit outputting first and second refresh start signals in order within an operation time of an external refresh command responding to an internal refresh command.例文帳に追加

１対のメモリサブアレイと、内部リフレッシュコマンドに応答して、外部リフレッシュコマンドの動作時間内に第１と第２のリフレッシュ起動信号を順番に出力する制御信号生成回路とを具備する。 - 特許庁

The image data are read out from the memory element after passage of (value of the multiple of the integer)×(one line time) from the initial data writing time so as to be outputted to the odd-numbered (or even-numbered) light emitting element array chip.例文帳に追加

前記メモリ素子から、最初のデータが書き込まれた時刻より（整数倍の値）×（１ライン時間）の時間後に画像データを読み出し、奇数番目（または偶数番目）の発光素子アレイチップヘ出力する。 - 特許庁

A memory cell array 1 has a hierarchical structure where bit lines BL are split from a main data line MDL and an inverting sense circuit 10 is inserted between the main data line MDL and the bit lines BL.例文帳に追加

メモリセルアレイ１は、メインデータ線ＭＤＬからビット線ＢＬが分岐された階層構造となっており、メインデータ線ＭＤＬとビット線ＢＬとの間に、反転センス回路１０が挿入される。 - 特許庁

The semiconductor integrated circuit device is provided with a boosting circuit 1, a level detection circuit 2, an internal voltage generation circuit 3, an address buffer (ADB) 4, an address decoder (RDC) 5, and a memory cell array (MCA) 6.例文帳に追加

半導体集積回路装置は、昇圧回路１と、レベル検知回路２と、内部電圧発生回路３と、アドレスバッファ（ＡＤＢ）４と、アドレスデコーダ（ＲＤＣ）５と、メモリセルアレイ（ＭＣＡ）６とを備える。 - 特許庁

At the time of a multi-bit test, An I/O combiner 50 degenerates data of a plurality of bits read out to pairs of data buses TDB0-TDB3 from a memory cell array MA in parallel and outputs them to a pair of data bus RTDB.例文帳に追加

マルチビットテスト時、Ｉ／Ｏコンバイナ５０は、メモリセルアレイＭＡから並列にデータバス対ＴＤＢ０〜ＴＤＢ３に読出された複数ビットのデータを縮退してデータバス対ＲＴＤＢへ出力する。 - 特許庁

To provide a method of designing a nonvolatile memory cell that is enhanced in data retention performance and improved in operation speed, and can be operated (programming/deletion/retrieval) a number of times and an array.例文帳に追加

向上されたデータ保持性能及び向上された動作速度をもって、多数回にわたり動作（プログラム／消去／読み出し）させることのできる不揮発性メモリセル設計及びアレイを提供する。 - 特許庁

To achieve a structure of an array whose size is small enough to reduce the leakage current of the non-selected memory cells and does not increase its layout area in a nonvolatile storage device using resistance change elements.例文帳に追加

抵抗変化型素子を用いた不揮発性記憶装置について、非選択メモリセルの漏れ電流を十分に低減できるよう、アレイサイズが小さく、かつ、レイアウト面積が増大しない構造を実現する。 - 特許庁

A multiple-length arithmetic unit 4-1 converts the data in the array structure inputted from the encoder 3 into data, in a list structure that is a data structure particular for the present invention, and writes the data into a memory 5.例文帳に追加

多倍長演算部４−１は、符号化部３から入力される配列構造のデータを、本発明特有なデータ構造であるリスト構造のデータに変換してメモリ５に書込みを行う。 - 特許庁

To reduce an area occupied by a control block or the like to be repeatedly used by efficiently disposing the structure of a cell array and a core-related circuit of a nonvolatile ferroelectric memory.例文帳に追加

不揮発性強誘電体メモリのセルアレイ及びコア関連回路の構造を効率的に配置し、反復的に用いられるコントロールブロック等により占められる面積を縮小させることにある。 - 特許庁

A disk array controller 20 converts write data into an optical signal by a light emitting device 110 after storing the write data in a cache memory and transmits the optical signal to an optical bus 30.例文帳に追加

ホスト１０からの書き込み要求に対して、ディスクアレイコントローラ２０は書き込みデータをキャッシュメモリに格納した後、発光装置１１０により光信号に変換し、光バス３０へ送出する。 - 特許庁

In this circuit, when a switch 1c and a resistance element 1d are disposed and a memory cell array and control circuit are in a standby state, the internal voltage VccD is measured and can be output from an output terminal.例文帳に追加

この回路において、スイッチ１ｃ、抵抗素子１ｄを設け、メモリセルアレイおよびコントロール回路がスタンバイ状態である際に、内部電圧VccDを測定し、出力端子から出力できるようにした。 - 特許庁

To provide a selectable function which makes the address portion of data words separable and enables the address portion to be used for a different purpose without disturbing the contents stored in a memory array.例文帳に追加

データ・ワードのアドレス部分を分離可能にし、メモリ・アレイ内の記憶内容を乱すことなく、そのアドレス部分が異なる目的のために使用されることを可能にする選択可能な機能を提供すること。 - 特許庁

One of addresses (selected by order of priority logic on the basis of hit-miss information from the upper level cache) is gated to a work line driver of a memory array of the cache at the lower level by a multiplexer.例文帳に追加

アドレスの１つ（上位レベルのキャッシュからのヒット／ミス情報に基づいて優先順位論理によって選択）は、マルチプレクサによって、下位レベルのキャッシュのメモリ・アレイのワード線ドライバにゲートされる。 - 特許庁

When a storage element of the memory cell array 7 is deteriorated and a threshold value of gate voltage is reduced, data cannot be read out correctly by the determine- verify voltage, the comparison result in the decision circuit 6 is noncoincidence.例文帳に追加

メモリセルアレイ７の記憶素子が劣化し、ゲート電圧の閾値が低下している場合にはディターミンベリファイ電圧では正しくデータを読み出すことができず、判定回路６における比較結果は不一致となる。 - 特許庁

A column selection circuit is arranged in each of the memory cell array blocks, row addresses are finally decoded resting on the predecode signals, and a sense amplifier (not shown) is connected to an I/O wire.例文帳に追加

各メモリセルアレイブロックにはカラム選択回路が配置されており、出力されたプリデコード信号に基づいて列アドレスの最終的なデコードを行い、図示しないセンスアンプとＩ／Ｏ線を接続する。 - 特許庁

A first contact plug (C101) is formed such that at least a part of an end face of the first contact plug is arranged inside a circumference of a memory cell array (MARY) when viewed from above the semiconductor substrate (100).例文帳に追加

第１のコンタクトプラグ(C101)は、半導体基板(100)の平面視において第１のコンタクトプラグの端面の少なくとも一部がメモリセルアレイ(MARY)の周縁よりも内側に配置されるように形成されている。 - 特許庁

A first data output buffer 35 is synchronized with the rise edge of the first clock CLK1, it buffers data which is output from the memory cell array 31, and it outputs the data to the outside through the first port DQ.例文帳に追加

第１デ−タ出力バッファ35が、前記第１クロックの立上りエッジに同期して、前記メモリセルアレイ31から出力されるデ−タをバッファリングし、前記第１ポ−トDQを通じて外部へ出力する。 - 特許庁

A process of driving a word line 205 in a memory array may include a word line driver 200 incorporating a particular combination of complementary metal oxide film semiconductor (CMOS) transistors and one or more resistors.例文帳に追加

メモリアレイ内ワード線２０５を駆動する処理は、相補型金属酸化膜半導体（ＣＭＯＳ）トランジスタと、一以上の抵抗とからなる特定の組み合わせを組み込むワード線ドライバ２００を含んでもよい。 - 特許庁

To provide an erroneous operation prevention circuit for preventing a malfunction that erroneously reads different data in the circuit by the influence of system noise, etc., while memory array data have to be read.例文帳に追加

メモリアレイのデータを読み出さなければならない状態において、システムノイズ等の影響により誤って回路内部の他のデータを読み出してしまう誤動作を防止する誤動作防止回路を提供する。 - 特許庁

The system further includes a memory including a look-up table, the look-up table including each of the lesser number of tonal levels and an array containing screen frequency data for each of the lesser number of tonal levels.例文帳に追加

このシステムは、より少ない数の階調レベルのそれぞれ、及び、より少ない数の階調レベルのそれぞれに対するスクリーン周波数データを含むアレイを含む、ルックアップテーブルを含むメモリをさらに含む。 - 特許庁

A conversion circuit 4-1 converts data comprising k bits (a natural number of 3 or more; k<=n) stored in the memory cell array to data comprising h bits (a natural number of 2 or more; k<=h), based on a conversion rule.例文帳に追加

変換回路４−１は、メモリセルアレイに記憶するｋビット（ｋ＜＝ｎで、３以上の自然数）からなるデータを、変換則に基づき、ｈビット（ｋ＜＝ｈで、２以上の自然数）のデータに変換する。 - 特許庁

When it is found that the stressing treatment has been set up, the outputs of the delay units of the microphone array unit are summed up and synthesized by an adder, and the voices sounding from the specific direction are stressed and output to a voice memory (S110).例文帳に追加

設定済みである場合には、マイクロホンアレー部の各遅延器の出力を加算器で加算合成して、特定方向を強調した音声を音声メモリに出力させる（Ｓ１１０）。 - 特許庁

A liquid crystal display device is provided with a pixel array section 1, address decoders 2 and 3, a display memory (VRAM) 4 and a VRAM controller 5 and transmits and receives signals to and from a CPU 6 and a peripheral circuit 7 through a system bus L1.例文帳に追加

液晶表示装置は、画素アレイ部１と、アドレスデコーダ２，３と、表示メモリ（VRAM）４と、VRAMコントローラ５とを備えており、システムバスＬ１を介してＣＰＵ６および周辺回路７と信号の送受を行う。 - 特許庁

To decrease an area occupied by a control block or the like repeatedly used by efficiently arranging a structure of a cell array of a nonvolatile ferroelectric memory device and a core related circuit.例文帳に追加

不揮発性強誘電体メモリのセルアレイ及びコア関連回路の構造を効率的に配置し、反復的に用いられるコントロールブロック等により占められる面積を縮小させることにある。 - 特許庁