「memory-array」に関連した英語例文の一覧と使い方(48ページ目) - Weblio英語例文検索

A read/write address determination means 105 includes a threshold for determining whether data transferred from a host interface control part 103 is disk array configuration information or not from a write or read address of the data, and accesses a nonvolatile memory 106, when the data is disk array configuration information, to read/write disk array configuration information 110.例文帳に追加

リード／ライトアドレス判断手段１０５は、ホストインターフェイス制御部１０３から伝達されたデータのライトあるいはリードアドレスから、データがディスクアレイ構成情報かそうでないかを判断する閾値を内部に有しており、データがディスクアレイ構成情報である場合は、不揮発性メモリ１０６にアクセスしてディスクアレイ構成情報１１０をリード／ライトする。 - 特許庁

The disk array system 103 connected to a master apparatus 101 determines a system operation state of the master apparatus 101 by performing monitor and control of a communication state of the disk array system 103 with an OS driver which resides in a system memory of the master apparatus 101.例文帳に追加

上位装置１０１に接続されたディスクアレイシステム１０３は、上位装置１０１のシステムメモリに常駐しているディスクアレイシステム１０３のＯＳドライバとの疎通状態の監視制御を行うことで、上位装置１０１のシステム動作状態を判断する。 - 特許庁

A microphone array ECU 14 compares the sound emission signal emitted by the microphone array 12 with the signal corresponding to the acoustic characteristic data stored in the memory 15, and on the basis of the result from comparison, judges whether the air bag is spread.例文帳に追加

そして、マイクロフォンアレイ１２によって出力されたエアバック展開音信号と、メモリ１５に記憶された音響特性データに対応する信号とを比較し、その比較結果に基づいてエアバックが展開されたか否かを判定するマイクロフォンアレイＥＣＵ１４を設ける。 - 特許庁

The pixel data converted into digital data are stored in the memory 22, and averaging processing is applied to the two adjacent pixels in the main scanning direction, on the basis of the pixel data read by a 1st photoelectric conversion element array and the pixel data read by a 2nd photoelectric transfer element array.例文帳に追加

デジタルに変換された画素データはメモリ２２に格納され、第１の光電変換素子列により読取った画素データと、第２の光電変換素子列により読取った画素データとによって主走査方向に隣接する２画素間で平均化処理が施される。 - 特許庁

A defective address storing circuit 108 stores a defective address of the memory cell array 101, input/output terminals to which data corresponding to the address is to be inputted and outputted, and a column set number in the redundant cell array to be replaced corresponding to this input/output terminal.例文帳に追加

不良アドレス記憶回路１０８は、メモリセルアレイ１０１の不良アドレスとこれに対応するデータの入出力がなされるべき入出力端子及び、この入出力端子に対応して置換されるべき冗長セルアレイのなかのカラムセット番号を記憶する。 - 特許庁

From the measurement data of the respective detectors, an equivalence of data array (IMAGE) with a size of DET_x*DET_y and an equivalence of four-dimensional array (PIXEL) of DET_x, DET_y, AP_x, AP_y containing IMAGE data are stored in a memory.例文帳に追加

各検出器の測定データよりＤＥＴ_ｘ、ＤＥＴ_ｙのサイズのデータ配列（ＩＭＡＧＥ）の等価物と、ＩＭＡＧＥデータを含んでいる、ＤＥＴ_ｘ、ＤＥＴ_ｙ、ＡＰ__ｘ、ＡＰ_ｙの型の４次元配列（ＰＩＸＥＬ）の等価物をメモリ内に格納する。 - 特許庁

The magnetic random access memory is equipped with: multiple MRAM arrays 32 wherein magnetoresistive elements are integrated; and multiple magnetic shields 33, each of which is provided for each MRAM array 32 to prevent interlinkage of a disturbing magnetic field with the MRAM array 32.例文帳に追加

磁気ランダムアクセスメモリは、磁気抵抗素子が集積化された複数のＭＲＡＭアレイ３２と、ＭＲＡＭアレイ３２のそれぞれに対して設けられ、外乱磁界がＭＲＡＭアレイ３２に鎖交することを防ぐための複数の磁気シールド３３とを具備している。 - 特許庁

A device for storing data has an automatic data confirming circuit which is connected to a page buffer and a bit line, also the circuit is provided with a confirmation logic comprising a sense latch connected to a floating gate cell in a bit latch and a memory array, and reads memory data from the cell.例文帳に追加

データ記憶用装置は、自動データ確認回路を有し、この回路はページバッファとビットラインに接続されていて、また、ビットラッチとメモリアレイ内のフローテングゲートセルとに接続されたセンスラッチを含む確認論理があって、該セルからメモリデータを読取る。 - 特許庁

To provide a semiconductor memory device, capable of shortening the access time by disposing interconnections which pass over a memory cell array so as to make the interconnections that connect among a read-enable signal input pad and data I/O pads that are equal in length, to each other.例文帳に追加

リードイネーブル信号入力用パッドと複数のデータＩ／Ｏパッドとの間を接続する配線の長さが均等になるようにメモリセルアレイ上を通過させる配線を配置して、アクセスタイムを高速化する半導体記憶装置を提供する。 - 特許庁

Therefore, since the number of the ferroelectric memory cells to be connected to the wires can be increased without reduction in speed, the efficiency of the ferroelectric memory cell array can be extremely increased and as a result, the size of a chip can be reduced.例文帳に追加

したがって、速度低下なしに、配線に連結される強誘電体記憶セルの個数を増加させることができるので、強誘電体記憶セルアレイの効率を極大化することができ、結果的に、チップの大きさを減らすことができる。 - 特許庁

To provide a semiconductor storage device having a memory cell array performing injection of source side channel hot electrons by which data can be written in plural memory transistors or can be read out from the transistors in parallel, and increasing operation speed of a program including verifying can be realized.例文帳に追加

複数のメモリトランジスタを並列に書き込むまたは読み出すことができ、ベリファイを含むプログラムの高速化を実現できるソースサイド・チャネルホットエレクトロン注入を行うメモリセルアレイを有する半導体記憶装置およびその駆動方法を提供する。 - 特許庁

To improve the writing performance of a disk array device equipped with a cache memory by enabling immediate data transmitted from a host computer in such a form that the data is added to a command to be directly written in the cache memory.例文帳に追加

キャッシュメモリを備えたディスクアレイ装置において、ホストコンピュータからコマンドに付加された形式で送られてくるＩｍｍｅｄｉａｔｅ Ｄａｔａを直接キャッシュメモリに書き込めるようにすることにより、ディスクアレイ装置の書き込み性能を向上させる。 - 特許庁

The position of the Vpp mains observed by the Vpp level detection circuit 32 is essentially set to the same position from each memory block, thus reducing influence by the activation state of the memory array banks when controlling the potential of the Vpp mains.例文帳に追加

Ｖｐｐレベル検知回路３２が観測するＶｐｐ幹線の位置は、各メモリブロックから実質的に等しい位置にされるので、Ｖｐｐ幹線の電位を制御する際にメモリアレイバンクの活性化状態によって受ける影響を少なくすることができる。 - 特許庁

To improve the readout margin, while taking into account a leak current varied according to the resistance value of a memory cell to be read out consisting of a variable resistance element for storing multi-value information, in a semiconductor storage device having a memory cell array of a cross point type.例文帳に追加

クロスポイントタイプのメモリセルアレイを有する半導体記憶装置において、多値情報を記憶する可変抵抗素子からなる読出し対象のメモリセルの抵抗値に依存して変化するリーク電流を考慮して、読出しマージンの向上を図る。 - 特許庁

In the case of performing logic compiling, a switch 160 is switched over, a compile program is loaded onto a logic device FPGA(field programmable gate array) 120 from a memory 140, and design data stored in a magnetic disk 150 are applied to the logic device FPGA 120 through a memory 170.例文帳に追加

論理コンパイルを行う場合、スイッチ１６０を切換え、メモリ１４０よりコンパイルプログラムを論理デバイスＦＰＧＡ１２０にロードし、磁気デイスク１５０に格納された設計データをメモリ１７０を介して論理デバイスＦＰＧＡ１２０に印加する。 - 特許庁

In the control method for the disk array apparatus, a CPU of a first control module acquires other system state information which is decided by a battery and a nonvolatile memory of a second control module and indicates the data saving possibility of the cache memory of the second control module.例文帳に追加

ディスクアレイ装置の制御方法において、第１の制御モジュールのＣＰＵが、第２の制御モジュールのバッテリ及び不揮発性メモリによる、第２の制御モジュールのキャッシュメモリについてのデータ退避可否を示す他系状態情報を取得する。 - 特許庁

When the number of erasure stored in the erasure counting circuit 107 exceeds a predetermined number of times, a memory control circuit 103 controls a temperature control circuit 105 to increase the temperature of the memory cell transistor array 101 by a temperature increasing mechanism.例文帳に追加

消去回数カウント回路１０７に記憶された消去回数が予め定めた回数に達すると、メモリ制御回路１０３は温度制御回路１０５を制御して、温度上昇機構によってメモリセルトランジスタアレイ１０１の温度を上昇させる。 - 特許庁

This method writes the same data in all or some of the memory cells in the memory cell array by applying the predetermined row voltage to the word lines WL0-3, and the predetermined column voltage to the bit lines BL0-3, respectively at the same time.例文帳に追加

複数のワード線ＷＬ０〜３に所定の行電圧を、複数のビット線ＢＬ０〜３に所定の列電圧を、夫々同時に印加することにより、メモリセルアレイ中の全てまたは一部の複数メモリセルに対して同じデータを同時に書き込む。 - 特許庁

To provide a semiconductor memory structure having a constitution of a memory cell array which can process many input/output data simultaneously in parallel and a redundant relieving circuit which can perform efficiently redundant relieving for the above.例文帳に追加

同時並列に多数の入出力データを取扱うことができるメモリセルアレイの構成と、これに対して効率的に冗長救済を行なうことのできる冗長救済回路とを併せ持つ半導体記憶装置の構成を提供する。 - 特許庁

To provide a method for controlling a non-volatile semiconductor memory having a floating gate by which the dispersion of the threshold values of each cell in a memory cell array can be suppressed, the controllability of threshold distribution can be improved, and program speed can be improved.例文帳に追加

浮遊ゲートを有する不揮発性半導体メモリにおいて、メモリセルアレイ内の各セルの閾値のばらつきの抑制と、閾値分布の制御性の向上と、プログラム速度の向上を図れる不揮発性半導体メモリの制御方法を提供する。 - 特許庁

In a variable resistance memory, power source voltage and/or substrate bias of digit line drive circuits (3a, 3b), word line drive circuits (2a, 2b), and bit line drive circuits (4a, 4b) to a memory cell array (1) are varied in accordance with an operation mode.例文帳に追加

抵抗値可変型メモリにおいて、メモリセルアレイ（１）に対するデジット線駆動回路（３ａ，３ｂ）およびワード線駆動回路（２ａ，２ｂ）およびビット線駆動回路（４ａ，４ｂ）の電源電圧および／または基板バイアスを、動作モードに応じて変更する。 - 特許庁

In the memory device having a floating gate type memory cell array transistor, a boosting ratio of a boost voltage-generating circuit is set to be variable so that a value of a boost voltage for driving a word line at the read time is constant in accordance with a level of a source voltage.例文帳に追加

フローティングゲート型のメモリセルアレイトランジスタを有するメモリデバイスにおいて、電源電圧のレベルに応じて読み出し時のワード線駆動用の昇圧電圧値が一定になるように、昇圧電圧発生回路の昇圧比を可変設定する。 - 特許庁

Write-in data TD of a memory block is compared with read-out data RDB by a comparing circuit provided in a self-test circuit, discrimination of a normal/defective state of the memory cell array is performed by a discriminating circuit based on compared results SG0-SGN of the comparing circuit 13.例文帳に追加

自己テスト回路に設けた比較回路１３で、メモリブロックの書き込みデータＴＤと、読み出しデータＲＤＢとを比較し、比較回路１３の比較結果ＳＧ０〜ＳＧＮに基づいて当該メモリセルアレイの良否判定を判定回路で行う。 - 特許庁

A memory cell in the memory cell array is provided with a floating gate type cell transistor CT for storing charges in a floating gate to store data, and a selection gate transistor having a drain connected to the source of the cell transistor and a source connected to a source line SL.例文帳に追加

上記メモリセルアレイ中のメモリセルは、フローティングゲートに電荷を蓄積してデータを記憶するフローティングゲート型のセルトランジスタＣＴと、ドレインが上記セルトランジスタのソースに接続され、ソースがソース線ＳＬに接続された選択ゲートトランジスタとを有する。 - 特許庁

This device comprises a memory cell array in which many memory cells are connected between many word lines and many bit lines respectively, the many switching means connected to each bit line, and capacitors connected between the many switching means and ground.例文帳に追加

多数のワードラインと多数のビットラインとの間に多数のメモリセルがそれぞれ接続されてなるメモリセルアレイと、前記各ビットラインに接続される多数のスイッチング手段と、前記多数のスイッチング手段と接地との間に接続されるキャパシタとからなる。 - 特許庁

This semiconductor memory is provided with the memory array 122 provided in the same semiconductor chip 1, a power source voltage pad 125 for supplying power source voltage VDD, and a ground voltage pad 126 for supplying ground voltage VSS.例文帳に追加

同一の半導体チップ１に設けられたメモリアレイ１２２とデータ処理部３に対して、電源電圧ＶＤＤを供給するための電源電圧パッド１２５および接地電圧ＶＳＳを供給するための接地電圧パッド１２６が設けられている。 - 特許庁

To efficiently dispose a cross point cell array that includes a nonvolatile ferroelectric capacitor and a serial PN diode chain, thus enabling the reduction of the whole memory size in a nonvolatile memory device using a serial diode cell.例文帳に追加

本発明は直列ダイオードセルを利用した不揮発性メモリ装置に関し、不揮発性強誘電体キャパシタと直列ＰＮダイオードチェーンを含むクロスポイントセルアレイを効率的に配置し、全体的なメモリのサイズを縮小することができるようにする。 - 特許庁

A data storage circuit is connected to the bit line, and when threshold voltage of 2^k pieces (k: natural number) are set to respective memory cells in the memory cell array, the data storage circuit has at least one static latch circuit storing write-in data and a plurality of dynamic latch circuits.例文帳に追加

データ記憶回路は、ビット線に接続され、メモリセルアレイ内の各メモリセルに２^ｋ個（ｋは自然数）の閾値電圧を設定する場合、書き込みデータを記憶する少なくとも１つのスタティックラッチ回路と、複数のダイナミックラッチ回路とを有している。 - 特許庁

A method of reading a flash memory device divides a plurality of page buffers connected to a memory cell array through a lot of bit lines into at least two groups, sequentially shifts a point in time to drive the page buffers on a group unit and reads the storage status of each cell.例文帳に追加

フラッシュメモリ素子の読出し方法は、多数のビットラインを介してメモリセルアレイに連結された複数のページバッファを少なくとも２つのグループに分割し、ページバッファをグループ単位で順次時点をずらして駆動し、各セルの記憶状態を読み出す。 - 特許庁

A semiconductor memory 1 is provided with a NAND gate 2 for a DRAM, a clock generating circuit 3, an address buffer 4 a row decoder 5, a column decoder 6, an input buffer 10, an output buffer 11, and a memory cell array 8 for a SRAM.例文帳に追加

半導体メモリ１は、ＤＲＡＭ用のＮＡＮＤゲート２、クロック発生回路３、アドレスバッファ４、行デコーダ５、列デコーダ６、入力バッファ１０および出力バッファ１１と、ＳＲＡＭ用のメモリセルアレイ８および入出力制御回路９とを備える。 - 特許庁

The semiconductor random access memory having a complex shape is provided with a ROM device storing an all latent row data pattern to be input to a memory cell array during test procedure, a variable step address generator, a comparing device, and a control device.例文帳に追加

複雑な形状を持つ半導体ランダムアクセス・メモリが、試験手順の間に記憶セル・アレイに入力すべき悉くの潜在的な行データ・パターンを記憶するＲＯＭ装置、可変ステップ・アドレス発生器、比較装置及び制御装置を備えている。 - 特許庁

In the disk array device of RAID 4 and 5, when a disk is degenerated, redundant data prepared by a device control part 2 are transferred to a battery backed-up memory 1a of a sub-system control part 1, and the redundant data are held on the memory until the writing is ended.例文帳に追加

ＲＡＩＤ４，５のディスクアレイ装置において、ディスク縮退時、デバイス制御部２で作成した冗長データを、バッテリバックアップされたサブシステム制御部１のメモリ１ａに転送し、書き込みが終了するまではメモリ上に冗長データを保持する。 - 特許庁

To obtain an NROM type memory array of such a structure as adjacent memory units MU share a diffusion bit line interposed between in which generation of a through current path is blocked at the time of reading or writing data simultaneously from or into two memory transistor cells.例文帳に追加

隣接するメモリユニットＭＵがその間にある拡散ビット線を共有する構成であるＮＲＯＭ型メモリアレイにおいて、２個のメモリトランジスタセルを同時に読み出すあるいは書込む場合に貫通電流パスが生じるため本発明は、かかる貫通電流パスの生成を阻止するＮＲＯＭ型メモリアレイを提供することを目的とする。 - 特許庁

Further, a switch 16 is inserted between the memory array 12 and a power source circuit 22, at the time of write-in, power source voltage is supplied to the memory arrays 12, 21 from the power source circuits 13, 22 respectively, at the time of read-out, power source voltage is supplied to the memory arrays 12, 21 from the power source circuit 22.例文帳に追加

さらに、メモリアレイ１２と電源回路２２との間にスイッチ１６を挿入し、書き込み時には、メモリアレイ１２、２１がそれぞれ電源回路１３、２２から電源電圧の供給を受け、読出し時には、メモリアレイ１２、１３共に、電源回路２２から電源電圧の供給を受けるよう構成する。 - 特許庁

A semiconductor memory device includes a memory cell array MA including memory cells MC arranged at respective crossing parts between a bit line BL and a word line WL, and a dummy word line DummyWL which is formed at wiring layer same as the word line WL and formed to cross the bit line BL in an upper part of a bit line driver 25.例文帳に追加

半導体記憶装置は、ビット線ＢＬとワード線ＷＬとの各交差部に配置されたメモリセルＭＣを含むメモリセルアレイＭＡと、ワード線ＷＬと同一の配線層に形成され、ビット線ドライバ２５の上部の領域でビット線ＢＬと交差するように形成されたダミーワード線ＤｕｍｍｙＷＬとを備える。 - 特許庁

The three-dimensional memory device includes: a memory cell array in which a plurality of word line planes are stacked; a write-read circuit that programs memory cells of at least two or more pages, which are provided on the selected word line plane at the same time; and a control circuit that controls a program operation of the write-read circuit.例文帳に追加

本発明の３次元メモリー装置は、複数のワードライン平面が積層されたメモリーセルアレイ、選択されたワードライン平面に具備された少なくとも２以上のページのメモリーセルを同時にプログラムする書込み読出し回路、そして前記書込み読出し回路のプログラム動作を制御する制御回路を含むことができる。 - 特許庁

To provide a semiconductor device, wherein a plurality of input signals are inputted to a memory cell array through contending circuits, and memory macros can be automatically designed, without changing data setup time or data hold time, while different basic cells are not prepared with respect to a plurality of memory macros of different storage capacities.例文帳に追加

複数の入力信号が、競合回路を経由してメモリセルアレイに入力される半導体装置において、記憶容量の異なる複数のメモリマクロに対してそれぞれ異なる基本セルを用意することなく、データ・セットアップタイム、データ・ホールドタイムを変えずに、メモリマクロを自動設計できる半導体装置を提供する。 - 特許庁

A memory cell array 1 has a plurality of memory cells MT including a floating gate electrode FG located at the upper part of the well and a control gate electrode CG located at its upper side, and data are written therein for each page configured of the plurality of memory cells connected in series, and it includes the plurality of blocks which are configured of the plurality of pages and are erasure units of the data.例文帳に追加

メモリセルアレイ１は、ウェルの上方のフローティングゲート電極ＦＧとその上方のコントロールゲート電極ＣＧとを含む複数のメモリセルＭＴを有し、直列接続された複数のメモリセルからなるページごとにデータを書き込まれ、複数のページからなりデータの消去単位である複数のブロックを有する。 - 特許庁

A FIFO memory has a memory cell array 11 in which a plurality of memory cells are arranged in a matrix state, an address counter 15a synchronizing with a clock signal ARCK, counting up, and generating an address for read-out, and a parallel/serial converting circuit 23 outputting an address for read-out generated by the address counter 15a to the outside.例文帳に追加

ＦＩＦＯメモリは、複数のメモリセルをマトリクス状に配置したメモリアレイ１１と、クロック信号ＡＲＣＫに同期してカウントアップし、読み出し用アドレスを生成するアドレスカウンタ１５ａと、アドレスカウンタ１５ａにより生成された読み出し用アドレスを外部に出力するパラレル／シリアル変換回路２３とを有する。 - 特許庁

A boosting power source circuit 7 generating drive voltage required for memory operation is provided for each block of the memory cell array 1, and a boosting power source switch SWi holding 'on' at the time of normal memory operation is provided between a power source line 8 connected to an external power source terminal and a power source supply terminal of each boosting power source circuit 7.例文帳に追加

メモリセルアレイ１の各ブロック毎に、メモリ動作に必要な駆動電圧を発生する昇圧電源回路７が設けられ、外部電源端子につながる電源線８と各昇圧電源回路７の電源供給端子との間には、通常のメモリ動作時はオンを保つ昇圧電源スイッチＳＷｉが設けられている。 - 特許庁

A pair of bit lines are connected to a sense amplifier through an N channel type transistor, memory cells constituting a memory cell array are connected to the bit line pair, and the gate voltage of the N channel type transistor is set lower than a voltage obtained by adding the threshold value voltage amount of the N channel type transistor to the driving voltage of the memory cells.例文帳に追加

センスアンプは、センスアンプに一対のビット線対がＮチャネル型トランジスタ対を介して接続され、ビット線対には、メモリセルアレイを構成するメモリセルが接続され、Ｎチャネル型トランジスタのゲート電圧は、メモリセルの駆動電圧にＮチャネル型トランジスタのしきい値電圧分を加えた電圧よりは低い電圧に設定されている。 - 特許庁

The nonvolatile semiconductor memory device has a memory cell array 1 using electrically rewritable NAND cells, a column decoder 4, a bit line control circuit 2, a word line control circuit 6, and a data input/output buffer 4, wherein previous writing and confirmation reading are performed after batch erasing of data to put erased memory cells into a desired threshold-value range.例文帳に追加

電気的書き換え可能なＮＡＮＤ型セルを用いたメモリセルアレイ１、カラムデコーダ４、ビット線制御回路２、ワード線制御回路６、データ入出力バッファ４を有し、データの一括消去後に事前書き込みと確認読み出しを行って消去されたメモリセルを、所望のしきい値範囲に追い込むようにした。 - 特許庁

The disk array control unit comprises a processor 1, a memory controller 2, a memory 3, a battery 4, SCSI controllers 5 and 6, a PCI bus interface 7, a Slow bus interface 8, an NVRAM 9, an FROM 10, and a backup memory 11, and these components are connected with each other through a local bus to perform a mutual data communication.例文帳に追加

ディスクアレイ制御装置２０は、プロセッサ１と、メモリコントローラ２と、メモリ３と、バッテリ４と、ＳＣＳＩコントローラ５、６と、ＰＣＩバスインタフェース７と、Ｓｌｏｗバスインタフェース８と、ＮＶＲＡＭ９と、ＦＲＯＭ１０と、バックアップメモリ１１と、により構成され、ローカルバスを介して接続され、相互にデータ通信を行うように構成される。 - 特許庁

The ferroelectric memory device 1000 is such that memory cells are arranged in a matrix, and includes a memory cell array 100 which comprises lower electrodes 12, upper electrodes 16 arranged in a direction crossing the lower electrodes 12, and the ferroelectric layer 14 disposed at least in regions where the upper electrodes 16 and the lower electrodes 12 cross one another.例文帳に追加

強誘電体メモリ装置１０００は、メモリセルがマトリクス状に配列され、下部電極１２と、下部電極１２と交差する方向に配列された上部電極１６と、少なくとも上部電極１６と下部電極１２との交差領域に配置された強誘電体層１４と、を含むメモリセルアレイ１００を有する。 - 特許庁

The memory cell array is provided with an element separation insulation film 7 inserted between the floating gate electrodes (3 and 8) of the memory cell transistors adjacent in a row direction, and a columnar direction cell separation insulation film inserted between the floating gate electrodes (3 and 8) of the memory cell transistors adjacent in the columnar direction and having a specific inductive capacity smaller than 3.9.例文帳に追加

メモリセルアレイは、行方向に隣接したメモリセルトランジスタの浮遊ゲート電極（３，８）の間に挿入された素子分離絶縁膜７と、列方向に隣接したメモリセルトランジスタの浮遊ゲート電極（３，８）の間に挿入され、３．９より小さい比誘電率を有する列方向セル分離絶縁膜とを備える。 - 特許庁