「memory-array」に関連した英語例文の一覧と使い方(45ページ目) - Weblio英語例文検索

In the semiconductor memory device which reserves the repair information while avoiding the memory cell of a defective bit and the driving method thereof, the semiconductor memory device comprises a memory array where a partial area is assigned to a repair information area and a data input/output part driven so as to read an information packet to be cooperated by a cooperated bit address of an information packet to be read.例文帳に追加

欠陥ビットのメモリセルを避けてリペアー情報を保存する半導体メモリ装置及びその駆動方法であって、この半導体メモリ装置は、一部領域がリペアー情報領域に割り当てられるメモリアレイと、読み出される情報パケットの連携ビットアドレスによって、連携される情報パケットを読み出すように駆動されるデータ入出力部とを含む。 - 特許庁

This memory comprises an array of cells 110, formed on a substrate capable of storing information bits respectively; interconnection that connects with the magnetic memory cells 110; and conductors 112 and 114 that connect with the magnetic memory cells 110 and the interconnections, and fill-up spaces 116 between the memory cells that adjoin the arrays.例文帳に追加

基板上に形成された、それぞれが情報ビットを記憶するように適合されている磁気メモリセル１１０のアレイと、前記磁気メモリセル１１０と連絡している相互接続と、前記磁気メモリセル１１０及び前記相互接続と連絡しており、アレイの隣り合う前記磁気メモリセルの間の空間１１６を充填している導体１１２，１１４とを含むメモリ。 - 特許庁

The nonvolatile semiconductor memory device is constituted of a memory sub-array with a memory cell unit, constituted of a series connection of a memory cell with one floating gate and one select transistor and a transistor, wherein the gate oxide film of a gate line driving transistor STD of a select transistor is thinner than a gate oxide film of a control gate line driving transistor CGD.例文帳に追加

１個の浮遊ゲートを持つメモリセルと１個のセレクトトランジスタとの直列接続から構成されるメモリセルユニットを有するメモリサブアレイと、セレクトトランジスタのゲート線駆動用トランジスタＳＴＤのゲート酸化膜厚の方が、コントロールゲート線駆動用トランジスタＣＧＤのゲート酸化膜厚よりも薄いトランジスタで構成される不揮発性半導体記憶装置である。 - 特許庁

To provide a self alignment method wherein a semiconductor memory array of floating gate memory cells is formed on a semiconductor substrate which has a plurality of insulting regions which are arranged being isolated and has active regions which are arranged on the substrate in parallel practically with each other in a row direction.例文帳に追加

隔置された複数の絶縁区域及び基板上に設けられる行方向で実質的に互いに平行な能動区域を有する、半導体基板に浮動ゲートメモリセルの半導体メモリアレイを形成する自己整列方法。 - 特許庁

To provide a nonvolatile semiconductor memory device having a virtual ground array structure such that writing to which B4-HE injection technology is applied can be performed by disabling writing to a non-selected memory cell adjacent to a selected cell.例文帳に追加

選択セル隣接する非選択のメモリセルに書き込みが行われないようにしてＢ４−ＨＥ注入技術を適用した書き込みができるようにしたヴァーチャル・グラウンド・アレイ構造の不揮発性記憶装置を提供する。 - 特許庁

After a memory transistor and a selection transistor are formed in a memory cell array area and a transistor is formed in a peripheral area on a wafer 10, an interlayer dielectric is formed from BPSG films 27 and 40 so as to cover the whole.例文帳に追加

半導体基板１０上のメモリセルアレイ領域に、メモリセルトランジスタ及び選択トランジスタを、周辺領域にトランジスタを形成した後、全面を覆うようにＢＰＳＧ膜２７、４０により層間絶縁膜を形成する。 - 特許庁

To provide a magnetic memory and a magnetic memory array which can generate simply spiral magnetization of a right-handed rotation (clockwise rotation) or a left-handed rotation (counterclockwise rotation) and in which it is made possible to record information stably according to the direction of the spiral magnetization.例文帳に追加

右回り（時計回り）又は左回り（反時計回り）の渦状磁化を簡易に生成することができ、前記渦状磁化の向きに応じて情報を安定的に記録できるようにした磁性メモリ及び磁性メモリアレイを提供する。 - 特許庁

Between a memory array 6 and a bias supply circuit 1, a load resistance changeover circuit 2 is arranged for the purpose of adjusting the differences in bit line load resistance dependent on the arranged positions of memory cells MCm, n so as to relax or equalize the differences.例文帳に追加

メモリアレイ６とバイアス供給回路１との間には、メモリセルＭＣｍ、ｎの配置位置に依存するビット線負荷抵抗の違いを緩和または同一にするように調整するために負荷抵抗切替回路２が設けられている。 - 特許庁

When address values that exceed the number of the word lines 3 are designated, the limiting circuit 8 outputs "1" from an unillustrated over output line through the control line 8 to inhibit the data control part 5 from accessing a memory cell in the memory array 2.例文帳に追加

ワード線３数を越えるアドレス値の指定があった場合に、リミッタ回路８が制御線８を介して、不図示なＯＶＥＲ出力線から「１」を出力し、データ制御部５のメモリアレイ２内のメモリセルへのアクセスを禁止する。 - 特許庁

A memory cell array (MCA) includes memory cells arranged in respective coordinates of orthogonal coordinate faces consisting of first and second axes, and it has a first region (DCA) along an outer circumference and a second region (MCA) located on a side opposite to the outer circumference of the first region.例文帳に追加

メモリセルアレイ（MCA）は、第１、第２軸からなる直交座標面の各座標に配置されたメモリセルからなり、外周に沿った第１領域（DCA）および第１領域の外周と反対側に位置する第２領域（MCA）を有する。 - 特許庁

The non-volatile memory device integrates a memory cell array 2, a voltage generating circuit REG supplying operation voltage Vr to be adjusted to a ward line LWL1, and short circuit detecting circuit 10 in the same chip 100.例文帳に追加

不揮発性メモリ装置は同一チップ（１００）に、メモリセルのアレイ（２）と、選択したワード線（ＬＷＬ１）に被調整動作電圧（Ｖｒ）を供給する電圧発生回路（ＲＥＧ）と、短絡検出回路（１０）とを集積している。 - 特許庁

The nonvolatile memory (14) includes a memory array (149), a charge pump (152), a distributer (151) for selecting output voltage of the charge pump, and a sequencer (145) for controlling operation of the charge pump and the distributer.例文帳に追加

メモリアレイ（１４９）と、チャージポンプ（１５２）と、上記チャージポンプの出力電圧を選択するディストリビュータ（１５１）と、上記チャージポンプと上記ディストリビュータとの動作を制御可能なシーケンサ（１４５）とを含んで不揮発性メモリ（１４）を構成する。 - 特許庁

To constitute appropriately a chip connection part independently of volume of capacity of a provided memory cell array in a semiconductor memory device which is constituted of semiconductor chips and is stuck on a surface of the other semiconductor chip, and used by joining.例文帳に追加

半導体チップにより構成されて、他の半導体チップの表面に張り合わせ、接合して使用される半導体記憶装置において、備えられるメモリセルアレイの容量の大小に拘わらず、チップ接続部の構成を適切にする。 - 特許庁

In the reconfiguration of this gate array, an optical memory 3 is arranged on the chip and this optical memory 3 is irradiated with light, and by simultaneously irradiating each of the light receiving elements with optical signals depending on programs, the logic cell is reconfigured.例文帳に追加

このゲートアレイを再構成するに際し、チップ上に光メモリ３を配置し、この光メモリ３に光を照射して、受光素子のそれぞれにプログラムに応じた光信号を同時に照射することにより、ロジックセルを再構成する。 - 特許庁

Moreover, a semiconductor device including a memory cell array can operate stably by making nodes included in first to m-th memory cells connected in series have the same parasitic capacitance value.例文帳に追加

また、メモリセルアレイを有する半導体装置において、直列に接続された第１乃至第ｍのメモリセルに含まれる各ノードに生じる寄生容量の値を同等の値とすることで、安定して動作可能な半導体装置とする。 - 特許庁

To reduce power required for programming or erasing a memory and to achieve a small pitch at a high density by providing a nonvolatile flash memory capable of saving two bits per cell in one NAND array.例文帳に追加

1つのＮＡＮＤアレイにおいてセルあたり２つビットを保存することが可能な不揮発性フラッシュメモリを提供することによって、メモリをプログラミングあるいは消去するのに必要な電力を低減し、高密度で小さなピッチを達成する。 - 特許庁

To provide a discharge circuit of nonvolatile semiconductor memory, which can shorten discharge time to prevent excess and latch up of withstand pressure by a constant current circuit which simultaneously discharges each terminal of a memory array with discharge operation after erase operation.例文帳に追加

消去動作後の放電動作で、メモリアレイの各端子を同時に放電する定電流回路により、放電時間を短縮し、耐圧のオーバーおよびラッチアップが防止できる不揮発性半導体メモリの放電回路を提供する。 - 特許庁

To provide a semiconductor memory device in which an electrode at the lower layer section of a cell array section can simultaneously be formed with a gate electrode of a transistor in a peripheral circuit section and resistance of the electrode is low and to provide a manufacturing method of the semiconductor memory device.例文帳に追加

セルアレイ部の下層部分の電極を周辺回路部のトランジスタのゲート電極と同時に形成することができ、且つ、この電極の抵抗が低い半導体記憶装置及びその製造方法を提供する。 - 特許庁

The semiconductor storage circuit 100 includes a memory cell array 110 that has plural multi-bit-type memory cells, multiplexers 120 including two multiplexers MUX0 and MUX1, and sense amplifiers 130 including two sense amplifiers SA0 and SA1.例文帳に追加

半導体記憶回路１００は、マルチビット型のメモリセルを複数備えたメモリセルアレイ１１０、ＭＵＸ０とＭＵＸ１の２つのマルチプレクサを含むマルチプレクサ１２０、ＳＡ０とＳＡ１の２つのセンスアンプを含むセンスアンプ１３０で構成される。 - 特許庁

In a memory cell array MCA, a plurality of dielectric films comprising a discrete level for storing information as quantity of captured electric charges have a plurality of memory cells laminated between a semiconductor in which a channel is formed and a control electrode.例文帳に追加

メモリセルアレイＭＣＡは、情報を捕獲電荷量として記憶するための離散準位を内部に含む複数の誘電体膜が、チャネルが形成される半導体と制御電極との間に積層されたメモリセルを複数有している。 - 特許庁

The nonvolatile semiconductor memory device includes a unit cell array MAT having a first metal 27, a second metal 36 crossing the first metal 27, and a memory cell MC connected at an intersection of the first metal 27 and second metal 36 between them.例文帳に追加

不揮発性半導体記憶装置は、第１メタル２７、第１メタル２７と交差する第２メタル３６、第１メタル２７及び第２メタル３６の交差部でそれらの間に接続されたメモリセルＭＣを有する単位セルアレイＭＡＴを備える。 - 特許庁

A memory cell array 1 has a memory cell MC, having a ferroelectric capacitor CM storing binary data in a non-volatile state according to positive or negative residual polarization, and a dummy cell DC having a capacitor CD for reference generating reference voltage.例文帳に追加

メモリセルアレイ１は、残留分極の正負に応じて二値データを不揮発に記憶する強誘電体キャパシタＣＭを持つメモリセルＭＣと、参照電圧を発生する参照用キャパシタＣＤを持つダミーセルＤＣとを有する。 - 特許庁

The selective transistor has a double-layer gate electrode structure composed of a charge store electrode 2 and a control electrode 4, the unit array of memory transistors is connected to source lines 12 and bit lines 7 via the memory transistors.例文帳に追加

メモリトランジスタと選択トランジスタとは、電荷蓄積電極２及び制御電極４からなる２層ゲート電極構造を有し、選択トランジスタを介してメモリトランジスタの単位列をソース線１２及びビット線７に接続している。 - 特許庁

This memory has first cell areas 31a, where a tunnel oxide film 31-5a of cells is set at 80 Å thick and second cell areas 31b where a tunnel oxide film 31-5b of cells is set at 120 Å thick, thus constituting a memory cell array 31.例文帳に追加

たとえば、セルのトンネル酸化膜３１-5a の膜厚が８０オングストロームとされた第１セルエリア３１ａと、トンネル酸化膜３１-5b の膜厚が１２０オングストロームとされた第２セルエリア３１ｂとを有して、メモリセル・アレイ３１を構成する。 - 特許庁

By constituting the memory device 42 in a writable, the external operating system can record important events, such as critical operating states, operational abnormality, the turn-on time of the array 30, shot counts, etc., in the memory device 42.例文帳に追加

メモリ装置を書込み可能にすることにより、外部オペレーティングシステムが、限界動作状態、動作異常、ならびにアレイのオン時間あるいはショットカウント等の重大な事象をメモリ装置に記録できるようにすることが可能である。 - 特許庁

To provide a semiconductor memory device which enables to construct a hierarchical input/output line structure regardless of the number of sub-arrays, to reduce a chip size, and to retain the continuity among a memory cell array, a bit line sense amplifier, and a column decoder.例文帳に追加

サブアレイの数に関係なく階層型入出力ライン構造を構成でき、チップサイズを小さくすることができ、しかもメモリセルアレイ、ビットラインセンス増幅器およびカラムデコーダの連続性を保持できる半導体メモリ装置を提供する。 - 特許庁

The memory array has a semiconductor substrate 30, a gate insulation film 37, and an electric charge accumulation region 36, and has a plurality of memory transistors in which a threshold value can be changed by injecting or discharging electrons for the electric charge accumulation region.例文帳に追加

メモリアレイは、半導体基板（３０）とゲート絶縁膜（３７）と電荷蓄積領域（３６）を有し、電荷蓄積領域に対して電子を注入又は放出させて閾値電圧を変更可能な複数のメモリトランジスタ（２１）を有する。 - 特許庁

To allow each memory array to operate independently, and eliminate bus arbitration between a plurality of CPU chips when memories are integrated by providing a plurality of memory arrays in one chip in a system in which the plurality of CPU chips use a plurality of memories.例文帳に追加

複数のＣＰＵで複数のメモリを使用するシステムにおいて、１チップに複数のメモリアレイを持たせてメモリを統合する場合、各メモリアレイ毎に独立の動作が可能であり、且つＣＰＵ間でのバス調停を不要にする。 - 特許庁

The integrated circuit device including an array of memory cells includes a plurality of sense amplifiers couplable to the memory cells with each of the sense amplifiers having associated pull-up and pull-down switching devices respectively coupled to first and second latch nodes thereof.例文帳に追加

メモリセルのアレイを含む集積回路装置はメモリセルに結合可能な複数のセンスアンプを含み、センスアンプの各々はその第１および第２のラッチノードにそれぞれ結合される関連するプルアップおよびプルダウンスイッチング装置を有する。 - 特許庁

An integrated circuit device comprising a memory cell array comprises a plurality of sense amplifiers being able to couple to the memory cells, and each of sense amplifiers has related pull-up and pull-down switching devices coupled to first and second latch nodes respectively.例文帳に追加

メモリセルのアレイを含む集積回路装置はメモリセルに結合可能な複数のセンスアンプを含み、センスアンプの各々はその第１および第２のラッチノードにそれぞれ結合される関連するプルアップおよびプルダウンスイッチング装置を有する。 - 特許庁

To provide a nonvolatile semiconductor memory device in which increasing erasing operation speed can be achieved by optimizing erasing operation in memory array constitution in which a plurality of pages are connected respectively to respective word lines of a plurality of word lines.例文帳に追加

複数のワード線の各ワード線に複数のページが対応して接続されるメモリアレイ構成での消去動作の最適化を図り、また消去動作の高速化を実現できる不揮発性半導体記憶装置を提供する。 - 特許庁

The semiconductor memory has an input/output circuit 120 including a write path to supply write data and a read path to supply read data, and data lines WLINE and RLINE to connect the input/output circuit 120 and the memory cell array 103.例文帳に追加

ライトデータが供給されるライトパス及びリードデータが供給されるリードパスを有する入出力回路１２０と、入出力回路１２０とメモリセルアレイ１０３とを接続するデータラインＷＬＩＮＥ，ＲＬＩＮＥとを備える。 - 特許庁

To provide a memory cell array where a ferroelectrics layer constituting a ferroelectrics capacitor has a specific pattern for less floating capacity of a signal electrode, manufacturing method thereof, and a ferroelectrics memory device.例文帳に追加

強誘電体キャパシタを構成する強誘電体層が特定のパターンを有し、信号電極の浮遊容量を小さくすることができるメモリセルアレイ、およびその製造方法、ならびに強誘電体メモリ装置を提供する。 - 特許庁

The semiconductor memory device is provided with the memory array 10 divided into a plurality of independently controllable banks and its peripheral circuit, wherein each bank is provided with a refresh counter 24 for generating a row address to be refreshed.例文帳に追加

本発明の半導体メモリ装置は、独立に制御可能な複数のバンクに分割されたメモリアレイ１０とその周辺回路を備え、各バンクにはリフレッシュ対象の行アドレスを発生するリフレッシュカウンタ２４が設けられている。 - 特許庁

The K-bit prefetch section decodes a column address in response to a second clock for accessing the memory cell array, and prefetches K data corresponding to the column address decoded from the memory cell connected to the activated word line.例文帳に追加

Ｋビットプリフェッチ部は、前記メモリセルアレイにアクセスするための第２クロックに応答してカラムアドレスをデコーディングして前記活性化されたワードラインに連結されたメモリセルから前記デコーディングされたカラムアドレスに対応するＫ個のデータをプリフェッチする。 - 特許庁

Data writing is carried out by changing writing conditions by a writing condition setting circuit (5) after reading written data under control of a writing control circuit (4) at the time of the data writing of a variable resistive element type memory cell (M) of a memory cell array (1).例文帳に追加

メモリセルアレイ（１）の可変抵抗素子型メモリセル（Ｍ）のデータの書込時、書込制御回路（４）の制御の下に書込データを読出した後、書込条件設定回路（５）により書込条件を変更してデータの書込を実行する。 - 特許庁

The memory line array 30 is composed of 64 memory lines, each of the lines has the same configuration, and its input end and output end are combined with a corresponding output end and an input end of the diversion path 20 and the merging path 40, respectively.例文帳に追加

メモリ行アレイ３０を構成する６４個のメモリ行は、互いに同一構成であり、その入力端及び出力端がそれぞれ分流路２０及び合流路４０の対応する出力端及入力端に結合されている。 - 特許庁

The interface 13 for receiving data from an image sensor, which has an image forming array 12, and a clock generator 1A and transferring these data to a processor system 10 is provided with a memory for storing the image forming array data at a speed determined by a clock signal.例文帳に追加

画像形成アレイ１２を有する画像センサとクロックジェネレータ１Ａとからデータを受信し、このデータをプロセッサシステム１０へ転送するインタフェース１３は、画像形成アレイデータを、該クロック信号により決定された速度で記憶するメモリを備える。 - 特許庁

A cache control part 111 determines whether or not each divisional data that is a division of vector data requested by the memory request along cache line boundaries of a data array 112 has been stored in the data array 112.例文帳に追加

キャッシュ制御部１１１は、上記メモリリクエストによって要求されたベクトルデータをデータアレイ１１２のキャッシュライン境界で分割することにより得られる分割データ毎に、その分割データがデータアレイ１１２に格納されているか否かを判定する。 - 特許庁

The method is for forming an array of floating gate memory cells, each provided with a trench formed in the surface of a semiconductor substrate and with the source and drain regions separated from each other with a channel region formed in between, and the array is formed by using this method.例文帳に追加

半導体基体の表面に形成されたトレンチと、チャンネル領域が間に形成された離間されたソース及びドレイン領域とを各々備えたフローティングゲートメモリセルのアレーを形成する方法、及びそれにより形成されたアレー。 - 特許庁

As to divisional data that have not been stored, corresponding data are read in from a memory part 120 and stored in the data array 112, and once all the vector data is stored in the data array 112, it is aligned and sent to the vector processing part 100.例文帳に追加

そして、格納されていない分割データについてはメモリ部１２０から該当するデータを読み込んでデータアレイ１１２に格納し、上記ベクトルデータがデータアレイ１１２に全て格納されてから整列させてベクトル処理部１００へ送信する。 - 特許庁

In a magnetic memory provided with a memory cell array in which memory cells having magnetic resistance elements being writable by changing resistance by making current flow are arranged in a matrix state, the test method of the memory includes a writing step performing writing of test data for the memory cell by using a writing pulse having height of writing pulse height or less during use also having narrower width than width of the writing pulse.例文帳に追加

電流を流して抵抗を変化させることにより書き込みが可能な磁気抵抗素子を有するメモリセルがマトリクス状に配列されたメモリセルアレイを備えた磁気メモリにおいて、使用時の書き込みパルスの高さ以下の高さを有しかつ当該の書き込みパルスの幅よりも狭い幅を有する書き込みパルスを用いて前記メモリセルに試験データの書き込みを行う書き込みステップを備えている。 - 特許庁

A semiconductor memory device includes a plurality of input/output ports different from one another, a memory array divided into a plurality of memory regions different from one another, and a selection control section that variably controls access paths between the memory regions and the input/output ports such that each of the memory regions is accessed through at least one of the input/output ports.例文帳に追加

半導体メモリ装置において、互いに異なった複数個の入出力ポートと、互いに異なった複数個のメモリ領域に分割されたメモリアレイと、前記メモリ領域のそれぞれが前記入出力ポートのうち少なくとも１つ以上の入出力ポートを通じてそれぞれアクセスされるように前記メモリ領域と前記入出力ポートの間のアクセス経路を可変的に制御する選択制御部と、を備える。 - 特許庁

In each DRAM array, memory cells stored with data to be read out to the data input/output terminals in the same cycle are arranged separately from one another.例文帳に追加

ここで、各ＤＲＡＭアレイ内で、同一サイクル内でデータ入出力用外部端子に読み出されるデータを格納するメモリセルは互いに離間するように配置される。 - 特許庁

For example, one of the bit lines 13 laid in a column direction is made a reference bit line RBL in the memory cell array 10 with anti-fuse elements 11 arranged in a grid pattern.例文帳に追加

たとえば、アンチヒューズ素子１１が格子状に配置されたメモリセルアレイ１０の、列方向に敷設されたビット線１３のうちの１本を参照ビット線ＲＢＬとする。 - 特許庁