「memory-array」に関連した英語例文の一覧と使い方(44ページ目) - Weblio英語例文検索

To improve an operation margin by increasing the amount of accumulated charge of memory cells in the memory cell array by simple constitution and also to improve the operation margin of a DRAM without increasing a power consumption or chip area by making a dummy cell unnecessary.例文帳に追加

簡単な構成でメモリセルアレイ内のメモリセルの蓄積電荷量を増加させ、動作マージンを向上させると共に、ダミーセルを不要とし、消費電力やチップ面積を増やさずにＤＲＡＭの動作マージンを向上させる。 - 特許庁

To provide a data writing method that enables the write of the data pattern for function evaluation at high speed and shorten the evaluation time in a non-volatile semiconductor memory device having a cross point memory cell array.例文帳に追加

クロスポイント型のメモリセルアレイを有する不揮発性半導体記憶装置において、機能評価用のデータパターンの書き込みを高速化して評価時間の短縮化を可能とするデータ書き込み方法を提供する。 - 特許庁

In a data register (10) latching data of a selected memory cell in a memory array (MAR, MAL), when defect of the latch circuit included in this data register exists, a means for performing defect relieving is provided.例文帳に追加

メモリアレイ（ＭＡＲ，ＭＡＬ）において選択メモリセルのデータをラッチするデータレジスタ（１０）において、このデータレジスタに含まれるラッチ回路の不良が存在する場合その不良救済を行なうための手段を設ける。 - 特許庁

An electrically conducting interconnect element is deposited onto at least selected vertical pillar transistors and a non-volatile variable resistive memory cell is deposited onto the electrically conducting interconnect element to form a vertical transistor memory array.例文帳に追加

導電相互接続素子が、少なくとも選択された縦型ピラートランジスタ上に堆積されるとともに、不揮発性可変抵抗メモリセルが、導電相互接続素子上に堆積されて、縦型トランジスタメモリアレイを形成する。 - 特許庁

In a memory cell array 1, a plurality of wordlines WL0-WL31, a plurality of bit lines BL0e-BL8ko, a plurality of memory cells MC connected with a plurality of wordlines and a plurality of bit lines are arranged.例文帳に追加

メモリセルアレイ１には、複数のワード線ＷＬ０〜ＷＬ３１と、複数のビット線ＢＬ０ｅ〜ＢＬ８ｋｏと、複数のワード線及び複数のビット線に接続された複数のメモリセルＭＣが配置されている。 - 特許庁

Therefore, the nonuniformity which occurs between the MTJ memory cells MC in the central part and boundary part of the array 10 at the time of manufacturing a thin film magnetic storage device due to the arranging density of the memory cells in the periphery can be eliminated.例文帳に追加

したがって、ＭＴＪメモリセルアレイ１０の中心部および境界部にそれぞれ位置するＭＴＪメモリセル間で、周囲のメモリセル密度粗密に起因する製造時の不均一性を解消できる。 - 特許庁

To prevent the use efficiency of a cache memory in a disk array device from lowering even when data transfer is executed respectively in structure in which the disk array device is connected to a plurality of host computers via networks different in transfer rate.例文帳に追加

ディスクアレイ装置が複数のホストコンピュータと転送レートの異なるネットワークを介して接続された構成においてそれぞれデータ転送を実施してもディスクアレイ装置内のキャッシュメモリの利用効率が低下しないようにする。 - 特許庁

A DVD buffer control unit 23B converts the data recorded in 64 k-byte array in the recording unit of the flash memory 4 into the data in 32 k-byte array in the recording unit of the DVD and then transfers this data to the DVD drive 5.例文帳に追加

ＤＶＤバッファ制御部２３Ｂが、フラッシュメモリ４の記録単位である６４ｋバイト並びで記録されていたデータを、ＤＶＤの記録単位である３２ｋバイト並びにデータを変換してＤＶＤドライブ５に転送する。 - 特許庁

The disk array controller 13 is provided with a means for transmitting the constitution information of the disk array at the present time to the physical storage area controller in response to the request from the physical storage area controller on the physical memory.例文帳に追加

また、ディスクアレイ制御装置１３に、物理記憶装置上にある物理記憶領域制御装置からのリクエストに応じて、現在のディスクアレイの構成情報を物理記憶領域制御装置に送信する手段を設ける。 - 特許庁

To provide a semiconductor storage suited for image processing by reducing time for reading and writing data on resetting in the semiconductor storage with a memory cell array comprising an SDRAM and a register array comprising an SRAM.例文帳に追加

ＳＤＲＡＭより成るメモリアレイ及びＳＲＡＭより成るレジスタアレイを備える半導体記憶装置におけるリセット時にデータのリード及びライトの時間を短縮し、もって、画像処理に好適な半導体記憶装置を提供する。 - 特許庁

To provide a method by which a write-in time for a cell array of a DRAM which comprises a semiconductor memory, especially, word lines and bit lines and in which a cell of a cell array is decided at an intersection point of these lines can be largely and surely shortened more than conventional one.例文帳に追加

半導体メモリー、特に、ワード線およびビット線を含み、これらの線の交差点でセルアレイのセルが確定されるＤＲＡＭのセルアレイへの書き込み時間が、確実に、従来よりも大幅に節約される方法を提供する。 - 特許庁

To prevent writing errors of TMR elements having a small writing margin, by equalizing to each other the values of the writing currents flowing through the writing wirings formed in the array of the respective stages of the laminated cell array of a magnetic random access memory.例文帳に追加

磁気ランダムアクセスメモリの積層セルアレイの各段アレイに形成された書き込み配線に流れる書き込み電流の値を各段で等しくなるようにし、書き込みマージンの少ないＴＭＲ素子の誤書き込みを防止する。 - 特許庁

The semiconductor storage device includes a memory cell array MA having memory cells MC arranged therein at respective intersections between bit lines BL and word lines WL, a plurality of memory blocks 1 in which the memory cell arrays MA are laminated, and a control circuit configured to apply a voltage to a selected memory cell MC positioned at an intersection between the selected bit line BL and the selected word line WL so that a certain potential difference is applied thereto.例文帳に追加

半導体記憶装置は、メモリセルＭＣがビット線ＢＬ及びワード線ＷＬの交差部に配置されたメモリセルアレイＭＡと、メモリセルアレイＭＡが積層された複数のメモリブロック１と、選択ビット線ＢＬ及び選択ワード線ＷＬの交差部に配置された選択メモリセルＭＣに所定の電位差がかかるよう電圧を印加する制御回路とを備える。 - 特許庁

A byte memory cell which constitutes a memory cell array is a semiconductor memory device, which forms a 1-byte memory transistor, arranged long in one direction and of which each junction region and channel region are formed in an active region, and a byte-selecting transistor which is formed in the active region and of which each junction region is directly connected to each junction region of the 1-byte memory transistor.例文帳に追加

メモリセルアレイを構成するバイトメモリセルは、一方向に長く配列されて活性領域にそれぞれの接合領域及びチャンネル領域が形成されている１バイトメモリトランジスタと、活性領域に形成されており、接合領域が１バイトメモリトランジスタにそれぞれの接合領域と直接連結されているバイト選択トランジスタとを含む半導体メモリ装置である。 - 特許庁

This semiconductor memory is provided with a memory cell array in which memory strings including selection transistors and plural memory cells which are coupled with the transistors and have electric charge catching circuits in gate insulating films respectively are arranged in a matrix shape and a bias circuit 12 which supplies a prescribed potential to gates of memory cells to be coupled with nonselected selection transistors when selection transistors are nonselected.例文帳に追加

選択トランジスタ、およびこの選択トランジスタに結合され、それぞれがゲート絶縁膜中に電荷捕獲回路を有する複数のメモリセルとを含むメモリセルストリングがマトリクス状に配置されたメモリセルアレイと、選択トランジスタが非選択のときに、この非選択な選択トランジスタに結合されるメモリセルのゲートに、所定の電位を供給するバイアス回路１２とを具備することを特徴としている。 - 特許庁

To prevent propagation of a soft error between adjoining column groups in a static random access memory comprising a semiconductor substrate on which a first conductivity type common well is formed, and a memory cell array consisting of memory cells arranged in matrix in the common well on the semiconductor substrate, so that a group of memory cells connected with a common bit line while being arranged in the column direction forms a memory cell column.例文帳に追加

第１の導電型の共通ウェルが形成された半導体基板と、前記半導体基板上の前記共通ウェルに行列状に配列されたメモリセルよりなり、列方向に整列して共通のビット線に接続される一群のメモリセルがメモリセルカラムを形成するメモリセルアレイからなるスタティックランダムアクセスメモリにおいて、隣接カラム群間のソフトエラーの伝搬を抑制する。 - 特許庁

A semiconductor memory device comprises a memory cell array 200 refreshed based on a refresh timing signal generated by a refresh timing signal generating circuit 152-1 and having the prescribed refresh period, and a data holding block function control circuit 151 selecting a block which holds data in the memory cell array 200 divided into a plurality of blocks.例文帳に追加

半導体記憶装置は、リフレッシュタイミング信号発生回路１５２−１によって発生される、所定のリフレッシュ周期を有するリフレッシュタイミング信号に基づいてリフレッシュされるメモリセルアレイ２００と、所定の指示信号に基づいて、複数のブロックに分割されたメモリセルアレイ２００においてデータを保持すべきブロックを選択するデータ保持ブロック機能コントロール回路１５１とを含む。 - 特許庁

An input/output buffer 80 of the synchronous semiconductor memory device 100 receives a test mode signal from a control circuit 410, takes in data from a terminal 421 synchronizing with a clock signal CLK, writes it in a memory array 60, and outputs read-out data from the memory array 60 to the terminal 421 synchronizing with an internal data strobe signal from a DQS signal generating circuit 70.例文帳に追加

同期型半導体記憶装置１００の入出力バッファ８０は、コントロール回路４１０からのテストモード信号を受けてクロック信号ＣＬＫに同期して端子４２１からデータを取込み、メモリアレイ６０に書込むとともに、メモリアレイ６０からの読出データをＤＱＳ信号発生回路７０からの内部データストローブ信号に同期して端子４２１へ出力する。 - 特許庁

The device includes a plurality of memory cell arrays and a control circuit for output a first signal which instructs a start of precharge to each memory cell array and a second signal which instructs a termination of precharge and a transfer to the read access, and the first signal is routed through a delay circuit so as to reach each memory cell array with time difference, and the second signal is routed not through the delay circuit.例文帳に追加

複数のメモリセルアレイと、各メモリセルアレイに対してプリチャージ開始を指示する第一の信号とプリチャージの終了とリードアクセスへの移行を指示する第二の信号とを出力する制御回路と、を備え、第一の信号が各メモリセルアレイに対して時間差を持って到達するように遅延回路を介して配線され、第二の信号が遅延回路を介さずに配線されている。 - 特許庁

A processor 1 formats HDDs replaced by referring to a data structure table 6 when replacing the HDD 11-0 to HDD 11-3 for constituting a disk array, and increases the memory capacity of the disk array device 100 by assigning a memory space to an empty area generated after formatting these HDDs.例文帳に追加

プロセッサ１は、ディスクアレイを構成するＨＤＤ１１−０〜ＨＤＤ１１−３の交換が行われると、データ構造テーブル６を参照して交換されたＨＤＤのフォーマットを行うとともに、このＨＤＤのフォーマット後に発生する空き領域にメモリ空間を割当てて、ディスクアレイ装置１００のメモリ容量の増加を行う。 - 特許庁

The input-output circuits are constituted for receiving respective data bits written in the memory cell array from the respective data input-output pins during writing operation, and are constituted for providing the respective data bits read from the memory cell array to the respective data input-output pins during reading operation.例文帳に追加

入出力回路は、書き込み動作の間に、それぞれのデータ入出力ピンからメモリセルアレイに書き込まれるそれぞれのデータビットを受信するように構成され、読み取り動作の間に、メモリセルアレイからそれぞれのデータ入出力ピンに読み取られるそれぞれのデータビットを提供するように構成される。 - 特許庁

The spare memory part 19 is provided with a spare cell array 17 provided as a spare of the memory cell array 7 having a plurality of nonvolatile spare cells 39, a nonvolatile second reference cell 13 being reference, and a second sense amplifier 15 reading out data of the spare cell 39 based on an output of the spare cell 39 and an output of the second reference cell 13.例文帳に追加

予備記憶部１９は、メインセルアレイ７の予備として設けられ複数の不揮発性スペアセル３９を有するスペアセルアレイ１７と、基準となる不揮発性第２リファレンスセル１３と、スペアセル３９の出力と第２リファレンスセル１３の出力とに基づいてスペアセル３９のデータを読み出す第２センスアンプ１５とを備える。 - 特許庁

The bit line control circuit BLC(1U,1) performs operation control on the first memory cell array when the first and second control signals are activated; the bit line control circuit BLC(1U,2) performs operation control on the second memory cell array when the first and third control signals are activated.例文帳に追加

ビット線制御回路ＢＬＣ（１Ｕ，１）は、第１及び第２の制御信号が活性化された場合に第１のメモリセルアレイに対する動作制御を行い、ビット線制御回路ＢＬＣ（１Ｕ，２）は、第１及び第３の制御信号が活性化された場合に第２のメモリセルアレイに対する動作制御を行う。 - 特許庁

The nonvolatile ferroelectric memory device is constituted by including a first signal decoder block 20 and a second signal decoder block 30 which are connected to ferroelectric memory cells of a cell array block, and it is arranged at the outside of the cell array block and the area is reduced by dividing the signal decoder area into two and controlling the divided areas.例文帳に追加

不揮発性強誘電体メモリ装置は、セルアレイブロックの強誘電体メモリセルに連結された第１の信号ディコーダブロック２０及び第２の信号ディコーダブロック３０を含んで構成されており、セルアレイブロックの外郭に配置し、信号ディコーダ領域を２つに分けて制御することにより、面積を縮小した。 - 特許庁

A decoder 56 decodes a signal stored in the latches 52, 54, divides the memory cell array 64 to plural first sectors each of which have first size in accordance with a first decoding signal, and divides the memory cell array 64 to plural second sectors each of which have second size being different from the first size in accordance with a second decoding signal.例文帳に追加

デコーダは、前記ラッチに格納した信号を復号し、第１復号信号に応じて各々が第１サイズを有する複数の第１セクタに前記メモリセルアレイを分割し、第２復号信号に応じて各々が前記第１サイズとは異なる第２サイズを有する複数の第２セクタに前記メモリセルアレイを分割する。 - 特許庁

Each bit line pre-charge circuit PREQ of plural normal columns in a selected section from among a memory cell array is commonly controlled by a bit line pre-charge signal PQn, each bit line pre-charge circuit of plural redundant columns RDA-RDC added to the memory cell array being individually controlled by second bit line pre-charge signals PQRDA-PQRDC.例文帳に追加

メモリセルアレイのうちの選択されたセクションにおける複数のノーマルカラムの各ビット線プリチャージ回路PREQを第１のビット線プリチャージ信号PQn で共通に制御し、メモリセルアレイに付加された複数の冗長カラムRDA〜RDC の各ビット線プリチャージ回路を第２のビット線プリチャージ信号PQRDA〜PQRDC で別々に制御する。 - 特許庁

Fixed data can be stored previously in a non-volatile region by constituting arbitrarily the number of transistors of a floating gate type for one bit by the number of contacts, the memory array can be also used for a mask ROM storing the loader program or the like, then the non-volatile memory array in which the chip area is reduced can be realized.例文帳に追加

１ビットに対するフローティングゲート型トランジスタ数をコンタクト数により任意に構成することによって、あらかじめ不揮発性領域内に固定データを格納することができ、ローダプログラム等を格納したマスクＲＯＭに兼用することができてチップ面積を削減した不揮発性メモリアレイを実現することができる。 - 特許庁

An information storing device o8 comprises memory cells 12 constituting a resistance intersection array 10, a sense amplifier 24 for detecting a resistance state of the memory cell 12 selected in the array 10, and a switch 30 for pulling up an input of the sense amplifier 24 to fixed voltage.例文帳に追加

抵抗交差点アレイ１０をなすメモリ・セル１２と、アレイ１０内の選択されたメモリ・セル１２の抵抗状態を検知するためのセンス・アンプ２４と、センス・アンプ２４の入力を一定の電圧までプル・アップするためのスイッチ３０とを含んでなることを特徴とする情報記憶デバイス８を提供する。 - 特許庁

An access control circuit 130 controls read-out operation and write-in operation of data among the memory cell array, the register circuit, and the input/output port depending on a result of comparison for coincidence between a register storage address and an input address signal and whether write-in operation of data stored in a register for the memory cell array is finished or not.例文帳に追加

アクセス制御回路１３０は、レジスタ格納アドレスと入力アドレス信号との一致比較結果およびレジスタ格納データのメモリセルアレイへの書込動作完了の有無に応じて、メモリセルアレイとレジスタ回路と入出力ポートとの間におけるデータの読出動作および書込動作を制御する。 - 特許庁

The nonvolatile semiconductor memory device has a memory cell array in which electrically re-writable nonvolatile memory cells are arranged, a first register group 9-1 holding control data used for operation control, an adjusting data storing region storing adjusting data for finely adjusting the control data set in the memory cell array, and a second register group 9-2 holding the adjusting data read from the adjusting data storage region.例文帳に追加

不揮発性半導体記憶装置は、電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、動作制御に用いられる制御データを保持する第１のレジスタ群９−１と、前記メモリセルアレイ内に設定された、前記制御データを微調整するための調整データを記憶する調整データ記憶領域と、前記調整データ記憶領域から読み出された調整データを保持する第２のレジスタ群９−２と、を有する。 - 特許庁

This memory is provided with a memory cell array 11 having a ferroelectric storage element C and a transistor T for switch, and a low voltage write-in circuit 12 in which polarization quantity of a ferroelectric film of each memory cell is set to a lower value than a value at normal write-in and acceleration of imprint is reduced.例文帳に追加

強誘電体記憶素子Ｃとスイッチ用トランジスタＴとを有するメモリセルのアレイ11と、各メモリセルの強誘電体膜の分極量を通常書込み時より低く設定し、インプリントの加速を低減する低電圧書込み回路12を具備することを特徴とする。 - 特許庁

The semiconductor memory device is provided with a memory cell array MA in which memory cells MC in which diodes Di and variable resistance elements VR are connected in series respectively are arranged at cross parts of a plurality of bit lines BL and a plurality of word lines, and a control circuit for driving selectively the bit line Bl and the word line WL.例文帳に追加

半導体記憶装置は、ダイオードＤｉと可変抵抗素子ＶＲとが直列接続されたメモリセルＭＣが複数のビット線ＢＬ及び複数のワード線の交差部に配置されたメモリセルアレイＭＡと、ビット線ＢＬ及びワード線ＷＬを選択駆動する制御回路とを備える。 - 特許庁

A three-dimensional (3D) semiconductor memory element includes a vertical channel extending from a lower stage to an upper stage adjacent to a substrate, and coupled to a plurality of memory cells; and a cell array having the plural memory cells, and arrayed in a gate stack form of a staircases-shaped structure arranged on the substrate.例文帳に追加

３次元（３Ｄ）半導体メモリー素子は、基板に隣接する下段から上段まで伸張して、複数個のメモリーセルと連結された垂直チャンネルと、前記複数個のメモリーセルを有し、前記基板上に配置された階段形構造のゲートスタック形態にアレイされたセルアレイと、を含む。 - 特許庁

A nonvolatile semiconductor memory 100 is provided with multiple write-in pipe lines 110-1 to 110-N respectively having a memory array, a timing circuit 140 successively starting write-in operation in these pipe lines and a shared charge pump and voltage adjustment circuit 150 operating the circuits by a programmed memory cell.例文帳に追加

不揮発半導体メモリが、それぞれがメモリアレイを有する多重書込みパイプラインと、前記パイプラインにおいて書込み動作を逐次開始するタイミング回路と、プログラムされたメモリセルによって回路を作動させる共有された電荷ポンプ及び電圧調節回路とを有する。 - 特許庁

A semiconductor memory device 10 includes a memory array 11 having a plurality of memory cells MC which become the low-resistance state/high-resistance state according to "0" data/"1" data, and an allocation of the "0" data/"1" data and the low-resistance state/high-resistance state is changed over when a power is turned on.例文帳に追加

半導体記憶装置１０は、“０”データ／“１”データに応じて低抵抗状態／高抵抗状態となるメモリセルＭＣを複数個有するメモリセルアレイ１１を具備し、電源がオンされた際に、“０”データ／“１”データと低抵抗状態／高抵抗状態との割付を切り替える。 - 特許庁

Operation information setting various operation conditions of a nonvolatile storage device is stored in a memory cell array, operation information is stored in a first memory region and is read out by internal access control, a second memory region is access-controlled from the outside in parallel to internal access control.例文帳に追加

不揮発性記憶装置の各種の動作条件を設定する動作情報がメモリセルアレイに格納されているところ、動作情報は第１メモリ領域に格納されて内部アクセス制御により読み出され、第２メモリ領域は、内部アクセス制御に並行して外部からアクセス制御される。 - 特許庁

To provide a semiconductor storage device with which information of a memory cell can be discriminated accurately, even if the distribution gap of cell current values of data 0 and data 1 of a plurality of memory cells in the memory cell array is very narrow, or if overlapped state of the distribution takes place.例文帳に追加

メモリセルアレイ中の複数のメモリセルのデータ０とデータ１のセル電流値の分布の隙間が極端に狭かったり、あるいは、それらの分布が重なってしまうようなことがあっても、メモリセルの情報を高精度に判別することができる半導体記憶装置を提供すること。 - 特許庁

To solve such a problem that read and write cycles of a memory cell takes double time when a memory cell in which two bits/cell is stored is used and to provide a peripheral control circuit having memory array constitution in which area can be reduced.例文帳に追加

１メモリセルに２ビットを蓄積するメモリアレイ構成においても、１回のアクセスで複数バイトを読出し又は書込みすることができ、また、さらなる高速読出し方式であるプリチャージしないセンスアンプを使用することで、読出しの高速化とともに、あらゆるシステム用途にこのメモリアレイを使用可能とする。 - 特許庁

This semiconductor memory device is constructed in such a manner that a memory cell array formed by arraying a plurality of memory cells is divided into a plurality of groups 1a and 1b along at least one of a bit line direction and a word line direction, and individual source lines SL (a) and SL (b) are commonly connected for each group.例文帳に追加

半導体記憶装置において、複数のメモリセルを配列して成るメモリセルアレイは、ビットライン方向、またはワードライン方向の少なくとも一方に沿って複数のグループ１ａ、１ｂに分割されており、各グループ毎に個別のソースラインＳＬ（ａ）、ＳＬ（ｂ）が共通接続されている。 - 特許庁

The memory is provided with bit lines BL0 to BL7, word lines WL0 to WL7 which are arranged to cross the bit lines BL0 to BL7 and a memory cell array 1 which is connected between the bit lines BL0 to BL7 and the word lines WL0 to WL7 and includes memory cells that hold data "1" or data "0".例文帳に追加

このメモリは、ビット線ＢＬ０〜ＢＬ７と、ビット線ＢＬ０〜ＢＬ７と交差するように配置されたワード線ＷＬ０〜ＷＬ７と、ビット線ＢＬ０〜ＢＬ７とワード線ＷＬ０〜ＷＬ７との間に接続され、データ「１」またはデータ「０」を保持するメモリセルとを含むメモリセルアレイ１を備えている。 - 特許庁

To provide a semiconductor storage device which can discriminate information on a memory cell with high accuracy, even if distribution gap between cell electric current values of data 0 and data 1 among a plurality of memory cells in a memory cell array is extremely narrow, or those distributions may overlap.例文帳に追加

メモリセルアレイ中の複数のメモリセルのデータ０とデータ１のセル電流値の分布の隙間が極端に狭かったり、あるいは、それらの分布が重なってしまうようなことがあっても、メモリセルの情報を高精度に判別することができる半導体記憶装置を提供する。 - 特許庁

The semiconductor memory device is provided with a memory cell array 123 including a plurality of memory cells, an AL setting register 132 specifying timing from supply of an operation start command to supply of a column command, and timing adjusting circuits 124, 125 delaying a column address in accordance with a setting value of the AL setting register 123.例文帳に追加

複数のメモリセルを含むメモリセルアレイ１２３と、動作開始コマンドの投入からカラムコマンドの投入までのタイミングを指定するＡＬ設定レジスタ１３２と、ＡＬ設定レジスタ１２３の設定値に応じて列アドレスを遅延させるタイミング調整回路１２４，１２５とを備える。 - 特許庁

A memory device is such of a constitution that the device is provided with an array of resistive memory cells, including multi-bit storage, a counter having an increment step based on ambient temperature during operation, and a refresh circuit refreshing the memory cell, in response to the counter exceeding the preset value, and damages to storage data can be prevented.例文帳に追加

メモリ装置は、マルチビット記憶を含む抵抗メモリセルのアレイと、動作時の周囲温度に基づいた増加幅を有するカウンタと、上記カウンタが予め定められた値を超えたことに応じて、上記メモリセルをリフレッシュする回路とを備え、記憶データの破損を回避できる構成としている。 - 特許庁

To disclose a technology for accurately testing the characteristics of a memory array by rechanging reference voltage and timing to be adjusted for a test of memory cells in particular in a software manner without requiring a different process regarding a test mode controller that utilizes a nonvolatile ferroelectric memory.例文帳に追加

本発明は不揮発性強誘電体メモリを利用したテストモード制御装置に関し、特にメモリセルのテストのため調整されるレファレンス電圧及びタイミングを別途のプロセスなくソフトウェア的に再変更し、メモリセルアレイの特性を正確にテストするようにする技術を開示する。 - 特許庁

A memory array is provided with nonvolatile memory cells (M11-M22) being one set of a first transistor part of a MOS type having an electric charges holding layer and a memory gate and used for storing information and a second transistor part of a MOS type having a control gate and connecting selectively the first transistor part to a bit line.例文帳に追加

メモリアレイは、電荷保持層とメモリゲートを有し情報記憶に用いるＭＯＳ型の第１トランジスタ部と、コントロールゲートを有し第１トランジスタ部を選択的にビット線に接続するＭＯＳ型の第２トランジスタ部とを一組とする不揮発性のメモリセル（Ｍ１１〜Ｍ２２）を備える。 - 特許庁