「memory-array」に関連した英語例文の一覧と使い方(50ページ目) - Weblio英語例文検索

Multiple card storage parts of the memory card container 8 are arranged in array along a common bottom plate 9 and the stored bodies are stored while partially exposed.例文帳に追加

メモリカード収納具８の複数のカード収納部１１は、共通の底板９に沿って列をなすように並べられ、被収納体をその一部を露出させた状態で１つずつ収納する。 - 特許庁

A sense power source line SPL and an array power source line APL are arranged on a memory mat in a mesh state, and receive current supply at the time of operation of the active sense power source/control circuit.例文帳に追加

センス電源線（ＳＰＬ）およびアレイ電源線（ＡＰＬ）はメモリマット上にメッシュ状に配設されており、アクティブセンス電源／制御回路の動作時、電流供給を受ける。 - 特許庁

On a cache mishit of the preceding command, data of one line including data accessed by the preceding command is divided into a plurality of blocks, and they are written into a data array 112 from a main memory 2.例文帳に追加

先行命令のキャッシュミスを契機として先行命令がアクセスするデータを含む１ライン分のデータを複数のブロックに分割して順次メインメモリ２からデータアレイ１１２に書き込む。 - 特許庁

Control clocks having different phases are distributed to a memory array divided into a plurality of banks BK1, BK2, the entry and processing of a retrieving key (reading and writing operation, retrieving operation) are performed with different phases.例文帳に追加

複数のバンクＢＫ１，ＢＫ２に分割したメモリアレイに異なる位相の制御クロックを分配して、異なる位相でエントリおよび検索キーの処理（読み書き動作、検索動作）を行う。 - 特許庁

A word line coupled to the defective cell is replaced by a spare word line by a coding part responding to the block address selecting the memory cell array block in which the repair address and the defective cells are caused.例文帳に追加

リペアアドレスと不良セルとが発生したメモリセルアレイブロックを選択するブロックアドレスに応答するコーディング部により、不良セルと連結されるワードラインがスペアワードラインに置換される。 - 特許庁

An auxiliary precharging circuit 10 is installed with respect to a memory cell array part 1, a precharging circuit 4, in which an I/O data bus T and an I/O data bus B as well as a data bus are charged to a VDD level, a write buffer 5, and a read buffer 6.例文帳に追加

メモリセルアレイ部１、Ｉ／ＯデータバスＴ，Ｂ、データバスをＶＤＤレベルに充電するプリチャージ回路４、ライトバッファ５、リードバッファ６に対し、補助プリチャージ回路１０を設ける。 - 特許庁

The wirings for short-circuit 11, 12 are short-circuited to the selected gate lines SL0, SL1 in a wiring short-circuit region 13 deployed at a prescribed interval in the column direction of a memory cell array.例文帳に追加

短絡用配線１１，１２は、メモリセルアレイの列方向に所定間隔をおいて配置された配線短絡領域１３において選択ゲート線ＳＬ０，ＳＬ１に短絡させる。 - 特許庁

To provide a method and apparatus for collecting core instruction traces or mutual connection traces without using an externally attached logic analyzing device or an additional memory array on chip.例文帳に追加

外部に取り付けた論理分析装置も追加のチップ上メモリアレイも用いずにコア命令トレースまたは相互接続トレースを収集するための方法および装置を提供する。 - 特許庁

When forming at least one of the first wiring and the second wiring, a connecting portion that covers a part of the lower electrode layer outside the memory cell array is formed on the first wiring and the second wiring.例文帳に追加

第１配線及び第２配線の少なくとも一方の形成に際しては、これら配線にメモリセルアレイ外において下部電極層の一部を覆う接続部を形成する。 - 特許庁

In a pixel array part of a CMOS image sensor, a plurality of unit pixels 211A including a photodiode 221, a memory part 223, a floating diffusion region 225 and a charge discharging part 230 are lined.例文帳に追加

ＣＭＯＳイメージセンサの画素アレイ部には、フォトダイオード２２１、メモリ部２２３、浮遊拡散領域２２５、電荷排出部２３０を備える単位画素２１１Ａが複数配列されている。 - 特許庁

To provide a display device and a computer program, which achieve reduction in variance in luminance value of a light-emitting tube array without requiring a huge memory and a high-speed arithmetic circuit.例文帳に追加

膨大なメモリ及び高速の演算回路を必要とすることなく、発光管アレイの輝度値のバラツキを低減することが可能な表示装置及びコンピュータプログラムを提供する。 - 特許庁

This reduces the threshold variation due to channel implantation, thereby making a sense amplifier exactly sense/amplify micro-signals generated on data lines, during reading out of a low-voltage memory array.例文帳に追加

これにより、チャネルインプラによるしきい値ばらつきを低減し、低電圧メモリアレーで読み出し時にデータ線上に発生する微小信号をセンスアンプにおいて正確に感知・増幅する。 - 特許庁

The source local mutual connection L11 has length extending substantially to the first direction, and connects electrically one part of the memory cells being not all cells existing in an EEPROM array 30.例文帳に追加

第１ソース・ローカル相互接続ＬＩ１は、第１方向に実質的に延在する長さを有し、ＥＥＰＲＯＭアレイ３０内にある全てではないが一部のメモリ・セルを電気接続する。 - 特許庁

To provide a semiconductor storage system capable of suppressing the overhead of the system resulting from mismatch between the data management unit of a host device and the data management unit of a memory cell array.例文帳に追加

ホスト装置のデータ管理単位とメモリセルアレイのデータ管理単位との間のミスマッチに起因するシステムのオーバーヘッドを抑制することを可能にした半導体記憶システムを提供する。 - 特許庁

The address selection part selects the received logic address or a spare block address received from the defective block mapping register part as a physical address and output it to the memory cell array part.例文帳に追加

アドレス選択部は、受信された論理的アドレス又は不良ブロックマッピングレジスター部から受信される予備ブロックアドレスを物理的アドレスとして選択してメモリセルアレイ部に出力する。 - 特許庁

A column decoder 3C or 103 decodes and supplies a row address W or R to the memory cell array 5 through a column driver 4C or 131C, respectively.例文帳に追加

列デコーダ３Ｃまたは１０３は、列アドレスＷまたはＲをそれぞれデコードし、列ドライバ４Ｃまたは１３１Ｃを介してメモリセルアレイ５にそれぞれ供給するようになされている。 - 特許庁

Plural words of the memory array are simultaneously selected, data stored in this selected plural words are read out simultaneously through a read-only data port.例文帳に追加

リードワード信号により、メモリアレイの複数のワードを同時に選択し、この同時に選択された複数のワードに格納されているデータを読み出し専用のデータポートを介して同時に読み出す。 - 特許庁

To provide a magnetic memory array, capable of generating spiral magnetization, independently of the thickness of a magnetic layer and stably recording information, in response to the direction of the spiral magnetization.例文帳に追加

磁性層の厚さに関係なく渦状磁化を生成することができ、前記渦状磁化の向きに応じて情報を安定的に記録できるようにした磁性メモリアレイを提供する。 - 特許庁

In a sense amplifier 3, initial charging is performed for bit lines BL in respective control areas of the memory cell array 1 by a charge voltage controlled by respective individual bit line control signals BLC.例文帳に追加

センスアンプ３は、メモリセルアレイ１の各制御領域内のビット線ＢＬに対してそれぞれ個別のビット線制御信号ＢＬＣにより制御された充電電圧で初期充電を行う。 - 特許庁

A data FIFO 23 sequentially stores the write data when a read instruction is input during the write operation and continues the write operation by sequentially outputting the data to a memory cell array 21 after the end of read operation.例文帳に追加

データFIFOは、書込動作の間に読出命令が入力されると書込データを順次貯蔵し、読出動作完了後に順次メモリセルアレーに出力して書込動作を続ける。 - 特許庁

A memory array 10 compares each piece of the multiple reference data with the search data in parallel and generates multiple comparison current signals C_1 to C_R representing the result of the comparison.例文帳に追加

メモリアレイ部１０は、複数の参照データの各々と検索データとの比較を並列に実行し、その比較結果を示す複数の比較電流信号Ｃ_１〜Ｃ_Ｒを生成する。 - 特許庁

To provide a data storage device comprising a resistive cross point memory cell array permitting high-density manufacture and high-speed operation by using isolation diodes having practical dimensions and current density characteristic.例文帳に追加

実用的な寸法と電流密度特性を有する分離ダイオードにより高密度の製造と高速動作を可能にする抵抗性交点メモリセルアレイを含むデータ記憶デバイスの提供。 - 特許庁

To accomplish a cost-reduced imaging apparatus by performing magnification color aberration correction or distortion aberration correction in a state of a predetermined color array without including any frame memory or line buffer separately.例文帳に追加

別途フレームメモリやラインバッファを持たずに、所定のカラー配列の状態で倍率色収差補正や歪曲収差補正を行うことで、低コストの画像撮像装置を実現する。 - 特許庁

The parameter estimation device 15 detects the information of the direction of the terminal Z by the output of the adaptive array 14 and signals supplied from the antenna 2 and temporarily stores it in a memory 16.例文帳に追加

パラメータ推定器１５はアダプティブアレイ１４の出力とアンテナ２から供給された信号とにより、端末Ｚの方向の情報を検出し、メモリ１６に一時記憶する。 - 特許庁

The data read from the memory cell array is stored in the buffer register, together with the check bit and is then decoded overwritten to the buffer register as correctly read data for outputting to the outside.例文帳に追加

メモリセルアレイから読み出されたデータはチェックビットと共にバッファレジスタに格納され、その後デコードされて正しい読み出しデータとしてバッファレジスタに上書きされた後、外部に出力される。 - 特許庁

The write or read can be performed by simultaneous one time access for the plurality of bytes by replacing bit arrangement of the memory cell array by a write method or a read method.例文帳に追加

そして、メモリセルアレイのビット配列を、書込み方法又は読出し方法により入れ替えることにより、複数バイト同時に１回のアクセスで書込み又は読出しが可能とする。 - 特許庁

A memory cell array where a size of the MOS transistor is relatively small, and a peripheral circuit where the size of the MOS transistor is relatively large, are formed on the semiconductor substrate 10.例文帳に追加

半導体基板１０上には、ＭＯＳトランジスタのサイズが相対的に小さいメモリセルアレイ部と、該ＭＯＳトランジスタのサイズが相対的に大きい周辺回路部とが形成される。 - 特許庁

Furthermore, the upper surface of the first layer 111 located on the peripheral circuit 2 in the patterned layer 100 is arranged below the upper surface of the memory cell array 1 in the patterned layer 100.例文帳に追加

そして、パターン層１００における周辺回路部２上に位置する第１の層１１１の上面は、パターン層１００におけるメモリセルアレイ部１の上面よりも下側に位置している。 - 特許庁

An address storage circuit is constituted so as to store the column address information of data programmed in a memory cell array, and the column address information includes an initial column address and a final column address.例文帳に追加

アドレス貯蔵回路はメモリセルアレイにプログラムされるデータの列アドレス情報を貯蔵するように構成され、列アドレス情報は初期列アドレス及び最終列アドレスを含む。 - 特許庁

At normal operation, the switch circuit 702 is turned off, the power source voltage supply circuit 70 supplies directly ground voltage Gnd supplied from the pad 42 to the memory cell array 110.例文帳に追加

通常動作時、スイッチ回路７０２はオフされ、電源電圧供給回路７０は、パッド４２から供給された接地電圧Ｇｎｄをメモリセルアレイ１１０に直接供給する。 - 特許庁

Data of a bit line read out from a memory cell array 2, data of 2 bits per an I/O terminal are transferred in parallel to DQB (E), DQB (O) through pairs of main data line MDQ (E), bMDQ (E), MDQ (O), bMDG (O).例文帳に追加

メモリセルアレイ２から読出されたビット線データは、Ｉ／Ｏ端子当たり２ビットのデータが並列にメインデータ線対ＭＤＱ（Ｅ），ｂＭＤＱ（Ｅ）及びＭＤＱ（Ｏ），ｂＭＤＱ（Ｏ）を介して、ＤＱＢ（Ｅ），ＤＱＢ（Ｏ）に転送される。 - 特許庁

This device is provided with a memory cell array 60 having normal and redundancy areas 62 and 61, a first decoder 20, a first driver 30, and a second driver 40.例文帳に追加

本発明に係る半導体記憶装置は、通常領域６２とリダンダンシー領域６１を有するメモリセルアレイ６０、第１デコーダ２０、第１ドライバ３０、及び第２ドライバ４０を備える。 - 特許庁

A memory array 4 is divided into a storage region of binary and a storage region of multi-level, and corresponding to the above, a multi-level write-in/read-out control circuit 12 and a binary write-in/read-out control circuit 13 are provided.例文帳に追加

メモリアレイ４を多値および２値記憶の領域に分割し、それに対応して多値書き込み／読み出し制御回路１２と２値書き込み／読み出し制御回路１３を設ける。 - 特許庁

A semiconductor integrated circuit device 1 is equipped with; a SRAM (Static RAM) cell array 11 in which a plurality of memory cells each of which consists of CMOSFETs are arranged in matrix; and power source lines VL1 and GL1, etc., which are provided every one bit column , such as one bit column of the SRAM cell array 11.例文帳に追加

半導体集積回路装置１は、ＣＭＯＳＦＥＴから構成される複数のメモリセルが格子状に配置されたＳＲＡＭセルアレイ１１と、ＳＲＡＭセルアレイ１１の１ビット列等の１ビット列ごとに設けられた電源線ＶＬ１、ＧＬ１等を備えている。 - 特許庁

When a READ command in inputted one clock cycle after an ACTV command is inputted, a row decoder 22 activates only a sub-array having a memory cell selected by a row address AX and a column address AY out of the sub-array 17i, 17j, and performs read- out operation of data.例文帳に追加

ロウデコーダ２２は、ＡＣＴＶコマンドが入力された後の１クロックサイクル後にＲＥＡＤコマンドが入力された場合には、サブアレイ１７ｉ、１７ｊのうちのロウアドレスＡＸとカラムアドレスＡＹにより選択されるメモリセルを有するサブアレイのみを活性化して、データの読み出し動作を行う。 - 特許庁

This NAND flash memory device includes a cell array connected to a plurality of bitlines, a page buffer for storing data to be programmed in the cell array, and a bitline setup circuit for successively setting up the plurality of bitlines with a specified unit in accordance with the data stored in the page buffer.例文帳に追加

本発明によるＮＡＮＤフラッシュメモリ装置は複数個のビットラインに連結されるセルアレイと、前記セルアレイにプログラムされるデータを貯蔵するページバッファと、前記ページバッファに貯蔵されたデータに応じて複数個のビットラインを一定の単位で順にセットアップするビットラインセットアップ回路とを含む。 - 特許庁

A reception weight vector calculation device 12 of the wireless receiver adopting slot diversity applies adaptive array processing to each of a plurality of slots used for communication with a mobile terminal to generate an array output signal and weight information, which are stored in a memory 20.例文帳に追加

スロットダイバーシチによる無線受信装置において、同一の移動端末装置と通信する複数のスロットそれぞれごとに、受信ウェイトベクトル計算機１２によってアダプティブアレイ処理が行なわれ、アレイ出力信号と重み情報とが形成されてメモリ２０にストアされる。 - 特許庁

The device is provided with a read-out/write-in circuit 6a for echo signal and a data register 7a for echo signal which are arranged respectively in parallel to the read-out/ write-in circuit 6 and the data register 6 of the normal cell array 1 side and has the same constitution at the memory cell array 1a for echo signal side.例文帳に追加

ノーマルセルアレイ１側の読み出し／書き込み回路６及びデータレジスタ６とそれぞれ併設されて、エコー信号用メモリセルアレイ１ａ側にも同様の構成のエコー信号用読み出し／書き込み回路６ａおよびエコー信号用データレジスタ７ａが設けられる。 - 特許庁

The image sensor 12 incorporates: a pixel array 20; a DSP circuit 21 for processing light receiving signals from pixels of the pixel array 20; a memory 22 for storing information or the like to be used for processing by the DSP circuit 21; and a driver circuit 23 for driving the infrared LED.例文帳に追加

イメージセンサ１２には、ピクセルアレイ２０と、ピクセルアレイ２０の各ピクセルからの受光信号を処理するＤＳＰ回路２１と、ＤＳＰ回路２１による処理の際に用いる情報等を格納するメモリ２２と、上記赤外ＬＥＤを駆動するドライバ回路２３とが内蔵されている。 - 特許庁

In another aspect, partial array self-refresh operation is performed by controlling row addresses of one or more corresponding to a partial cell array in self-refresh operation, and at this juncture, reduction of current consumption of self-refresh is performed by cutting off activation of a part being not used in a memory bank.例文帳に追加

或いは、部分アレーセルフリフレッシュ動作は、セルフリフレッシュ動作中における部分セルアレーに対応する一つ以上のローアドレスを制御することによって実行され、この際、セルフリフレッシュ電流消費の低減は、メモリバンクの不使用の部分の活性化遮断によってなされる。 - 特許庁

To provide a semiconductor memory having a row repair circuit in which a plurality of redundant word liens are arranged in a plurality of cell array blocks by the prescribed number of pieces respectively in the same way, and repair efficiency is improved by enabling to repair a defective word line for any cell array block.例文帳に追加

複数個のリダンダントワードラインを、複数のセルアレイブロックにそれぞれ所定個数ずつ同様に配置し、どのセルアレイブロックであっても欠陥のあるワードラインをリペア可能とすることによりリペア効率を向上させるようにした、ローリペア回路を有する半導体メモリ装置を提供すること。 - 特許庁

The flash memory includes an array of memory cells arrayed in rows and columns, and a randomization and derandamization circuit configured to randomize data stored in the array, and the randomization and derandamization circuit generates an initial seed corresponding to random data according to whether data stored in the array is the random data, generates a random sequence based upon the initial seed, and randomizes the random data based upon the random sequence.例文帳に追加

ここに提供されるフラッシュメモリ装置は行と列に配列されたメモリセルのアレイと、前記アレイに格納されるデータをランダム化するように構成されたランダム化及びデランダム化回路と、を含み、前記ランダム化及びデランダム化回路は前記アレイに格納されるデータがランダムデータであるか否かにしたがって前記ランダムデータに対応する初期シードを生成し、前記初期シードに基づいてランダムシークェンスを発生し、前記ランダムシークェンスに基づいて前記ランダムデータをランダム化させる。 - 特許庁

The memory controller 11 generates a refresh request signal corresponding to timing for executing refresh in such a manner that timing for executing refresh of the number of times corresponding to a most significant row address 44 of a use area of the memory cell array 13 is scattered within a predetermined refresh period.例文帳に追加

メモリコントローラ１１は、メモリセルアレイ１３の使用領域の最上位ロウアドレス４４に応じた回数のリフレッシュを実施するタイミングが所定のリフレッシュ期間内において分散するように、リフレッシュを実施するタイミングに応じたリフレッシュ要求信号を生成する。 - 特許庁

To realize a non-volatile semiconductor memory and its data write-in method in which erroneous write-in of data can be prevented at the time of write-in operation though memory cell array constitution of a shared bit line type is adopted, while operation margin can be enlarged.例文帳に追加

シェアードビット線型のメモリセルアレイ構成を採用しつつも、書き込み動作時にデータの誤書き込みを防止することができると共に、動作マージンを大きくすることができる不揮発性半導体記憶装置およびそのデータ書き込み方法を提供する。 - 特許庁

The semiconductor memory device includes: a decision circuit 60 for deciding an error in a read data read out from a memory cell array 50, so as to generate a decision signal E; and an I/O circuit 54 for externally outputting the read data or the decision signal via a data input/output terminal DQ.例文帳に追加

メモリセルアレイ５０から読み出されたリードデータの誤りを判定することによって判定信号Ｅを生成する判定回路６０と、データ入出力端子ＤＱを介してリードデータ又は判定信号を外部に出力するＩ／Ｏ回路５４とを備える。 - 特許庁