「memory-array」に関連した英語例文の一覧と使い方(53ページ目) - Weblio英語例文検索

The ferroelectric memory element is directly connected to ferroelectric capacitors arranged on at least two rows in which one expanded plate lines adjoin each other in a cell array region.例文帳に追加

この強誘電体メモリ素子は一つの拡張されたプレートラインがセルアレイ領域内で隣り合う少なくとも二つの行上に配列された強誘電体キャパシタと直接的に接続される。 - 特許庁

A system control section 62 identifiers the position of the pointed-out defective pixel in response thereto and stores it in the coordinate memory 24 as positional information denoting coordinates in an image pickup cell array 26 of the solid-state image pickup device 22.例文帳に追加

これに応動してシステム制御部62は、その指示された欠陥画素の位置を識別し、固体撮像デバイス22の撮像セルアレイ26における座標を示す位置情報として座標メモリ24に記憶させる。 - 特許庁

Meanwhile, in a read operation, read data Do from the register unit are output via the common data output bus (RRL=2), and successively read data Do are output from the memory cell array (MRL=5).例文帳に追加

一方、読み出し動作時は、共通のデータ出力バスを介してレジスタ部からの読み出しデータＤｏを出力し（ＲＲＬ＝２）、続いてメモリセルアレイからの読み出しデータＤｏを出力する（ＭＲＬ＝５）。 - 特許庁

The DRAM core 104 is provided with decoding circuits 125, 126 which are provided corresponding respectively to the operation modes, decode corresponding control signals, and generate an internal control signal for a memory cell array 121.例文帳に追加

ＤＲＡＭコア１０４は、動作モードにそれぞれ対応して設けられ、対応する制御信号をデコードして、メモリセルアレイ１２１に対する内部制御信号を生成するためのデコーダ回路１２５、１２６を備える。 - 特許庁

Reinforcement of speed and sensitivity is applied by a memory region which receives the signal charge in parallel from the photo site array to provide the charge to the one or more registers in series.例文帳に追加

速度及び感度の強化は、１又は複数の増倍レジスタに直列に電荷を提供するために、フォトサイトのアレイから並列に信号電荷を受信する記憶領域によって与えられる。 - 特許庁

To improve accuracy of measurement of a normal/defective state of the semiconductor integrated circuit and to improve a fault detection rate by measuring a standby current of a semiconductor integrated circuit including a memory cell array.例文帳に追加

メモリセル・アレイを含む半導体集積回路のスタンバイ電流を測定して、その半導体集積回路の良・不良の判定精度を向上させ、よって故障検出率を向上させる。 - 特許庁

The memory cell array blocks are formed in the first well group of the semiconductor substrate and the longitudinal direction of the first well group coincides with a direction D2 in which the word lines and the control gate lines are extended.例文帳に追加

メモリセルアレイブロックは、半導体基板の第１のウェル群に形成され、第１のウェル群の長手方向は、複数のワード線及び複数のコントロールゲート線が延びる方向Ｄ２と一致する。 - 特許庁

To enable high speed read-out by suppressing variation of wiring capacitance of main bit lines in a memory cell array of a hierarchical bit line system in which a plurality of sub-arrays of a virtual grounding conductor system are arranged in the column direction.例文帳に追加

列方向に仮想接地線方式のサブアレイを複数配列した階層ビット線方式のメモリセルアレイにおいて、主ビット線の配線容量のばらつきを抑えて高速読み出しを可能とする。 - 特許庁

Consequently, the top position of the header part can be easily specified by retrieving a marker value on which a bit array is not overlapped and the header part can be arranged on an optional position in the memory.例文帳に追加

これにより、ビット配列が重複していないマーカの値を検索することで、ヘッダ部の先頭位置を容易に特定することが可能となり、メモリ内の任意の位置にヘッダ部を配置することが可能となる。 - 特許庁

The controller is operable during a write operation to receive a word of data bits and detect a defective array in the selected virtually aligned set of memory arrays (302, 312, and 322).例文帳に追加

前記コントローラは、データビットのワードを受け、且つ、メモリアレイ(302,312,322)における選択された仮想的に位置合わせされたセット内において欠陥のあるアレイを検出するように、書き込み動作中に動作可能である。 - 特許庁

The processor apparatus includes a sequence controller 20 that decodes an instruction code stored in an instruction memory 10, an operation array 21 that executes operation of the decoded instruction code, and an asynchronous FIFO 12.例文帳に追加

プロセッサ装置は、命令メモリ１０に格納された命令コードをデコードするシーケンスコントローラ２０と、デコードされた命令コードを実行演算する演算アレイ２１と、非同期ＦＩＦＯ１２とを備える。 - 特許庁

At the time of reading the contents of each image file stored in a memory card, and array-displaying it as a reduced image on the screen of a liquid crystal monitor, the print information of each image file is referred to.例文帳に追加

メモリカードに格納されている各画像ファイルの内容を読み出して液晶モニタ２８の画面上に縮小画像として配列表示する際に、各画像ファイルの印刷情報が参照される。 - 特許庁

To provide a NAND type memory array in which a speed in the case of reading can be prevented from lowering by separating a well and a bit line, a reading method, a programming method and an erasing method using the same.例文帳に追加

ウェルとビットラインを分離させて読出時の速度遅延を防止することが可能なＮＡＮＤ型メモリアレイ及びこれを用いた読出方法、プログラム方法及び消去方法を提供すること。 - 特許庁

To obtain an integrated programmable logic cell which realizes a programmable logic means, a programmable connecting means, and a memory means and has a simple constitution by arranging basic circuits in the form of a two-dimensional array.例文帳に追加

プログラマブル論理手段として機能するセルの入出力を確保するために必要となる、プログラマブル結線手段として機能するセルの必要量を、セルの回路量増加を抑えたままで削減する。 - 特許庁

The liquid crystal display device is provided with a pixel array part 1, address decoders 2 and 3, a display memory (VRAM) 4, and a VRAM controller 5 and transmits and receives signals to and from a CPU 6 and a peripheral circuit 7 through a system bus L1.例文帳に追加

液晶表示装置は、画素アレイ部１と、アドレスデコーダ２，３と、表示メモリ（VRAM）４と、VRAMコントローラ５とを備えており、システムバスＬ１を介してＣＰＵ６および周辺回路７と信号の送受を行う。 - 特許庁

To provide a unit and a system for disk array control which prevent data saved on a disk from being lost owing to a fault of a memory and a storage medium stored with the method and program thereof.例文帳に追加

メモリの故障によりディスクに保存されているデータが消失することを防止するディスクアレイ制御装置、ディスクアレイ制御システム、その方法及びプログラムを記憶した記憶媒体を提供する。 - 特許庁

The liquid crystal display device is provided with a pixel array section 1, address decoders 2 and 3, a display memory (VRAM) 4 and a VRAM controller 5 and transmits and receives signals to and from a CPU 6 and a peripheral circuit 7 through a system bus L1.例文帳に追加

液晶表示装置は、画素アレイ部１と、アドレスデコーダ２，３と、表示メモリ（VRAM）４と、VRAMコントローラ５とを備えており、システムバスＬ１を介してＣＰＵ６および周辺回路７と信号の送受を行う。 - 特許庁

Each of the memory cells 212 has a magnetic bit, whose direction is changed on the application of a magnetic field applied from the outside, and an electrical signal is generated on the application of a second electric field to the array, based on the direction of the bit.例文帳に追加

各メモリセル２１２は、外部からかけられる磁界をかけると向きが変更される磁気ビットを有し、アレイに第２の電界がかけられるとそのビットの向きに基づいて電気信号が生成される。 - 特許庁

A FPGA (Field Programmable Gate Array) 403 functions as an initiation mode setting circuit for setting an initiation mode when initiating a CPU 401 by loading data for initiation stored in a PROM 402 to a circuit setting memory 404.例文帳に追加

ＦＰＧＡ４０３は、ＰＲＯＭ４０２に記憶された起動用データを回路設定メモリ４０４にロードし、ＣＰＵ４０１を起動する際の起動モードを設定する起動モード設定回路として機能する。 - 特許庁

In this way, a layer of wires 22, connecting two wires 22a and 22b via a wiring 22c drawn aslant with an angle of 30°, is formed between the memory cell array 11 and the row decoder circuit 13.例文帳に追加

こうして、メモリセルアレイ１１とロウデコーダ回路部１３との間に、３０度斜め引き出し配線２２ｃによって配線２２ａ，２２ｂの相互間を接続してなる配線層２２を引き回す構成となっている。 - 特許庁

The liquid crystal display device is provided with a pixel array part 1, address decoders 2, 3, display memory 4 (VRAM), and a VRAM controller 5, and transmits and receives signals to/from a CPU 6 and a peripheral circuit 7.例文帳に追加

液晶表示装置は、画素アレイ部１と、アドレスデコーダ２，３と、表示メモリ（VRAM）４と、VRAMコントローラ５とを備えており、システムバスＬ１を介してＣＰＵ６および周辺回路７と信号の送受を行う。 - 特許庁

MONOLITHIC, COMBO NONVOLATILE MEMORY ALLOWING BYTE, PAGE, AND BLOCK WRITING WITH NO DISTURB AND DIVIDED-WELL IN CELL ARRAY USING UNIFIED CELL STRUCTURE AND TECHNOLOGY WITH NEW SCHEME OF DECODER AND LAYOUT例文帳に追加

バイト、ページおよびブロックに書き込むことができ、セルアレイ中で干渉を受けず分割が良好な特性を備え、新規のデコーダ設計とレイアウトの整合ユニットと技術を使用する単体式複合型不揮発メモリ - 特許庁

According to a clock signal CLOCK generated from an oscillator 303, the image data from the FIFO memory 301 are sent out to the LED array driving part 200 successively to dots (LED elements) 1-n.例文帳に追加

発振器３０３から発生したクロック信号ＣＬＯＣＫにより、ＦＩＦＯメモリ３０１からの画像データがドット（ＬＥＤ素子）１〜ｎまで順次ＬＥＤアレイ駆動部２００に送出される。 - 特許庁

The use efficiency of the cache memory in the disk array device is enhanced by calculating response time of Login Response in an input/output processing and automatically switching systems of the data transfer to the host computers.例文帳に追加

入出力処理におけるLogin Responseの応答時間を算出してホストコンピュータに対するデータ転送の方式を自動的に切り替えることで、ディスクアレイ装置内のキャッシュメモリの利用効率を向上させる。 - 特許庁

A selector circuit 72 outputs selectively eight data corresponding to the number of output data per read-out operation of one time at the time of test operation out of plural data read out from a regular memory cell array.例文帳に追加

セレクタ回路７２は、正規メモリセルアレイから読出された複数のデータのうち、テスト動作時における１回の読出動作当たりの出力データ個数に相当する８個のデータを選択的に出力する。 - 特許庁

Even if a semiconductor element formed in the memory array portion 42 itself is higher than that in the peripheral circuit portion 44, the upper surfaces of both semiconductor elements are made nearly the same level.例文帳に追加

メモリアレイ部４２に形成される半導体素子自体の高さが周辺回路部４４に形成されるそれより高い場合であっても、双方の半導体素子の上面の高さをほぼ同一にできる。 - 特許庁

A hierarchical memory cell array comprises: global bit lines GBL, local bit lines LBL, precharge circuits Q10 and Q11 for the global bit lines, precharge circuits Q20 for the local bit lines, and hierarchical switches Q30.例文帳に追加

階層化メモリセルアレイは、グローバルビット線ＧＢＬ、ローカルビット線ＬＢＬ、グローバルビット線用のプリチャージ回路Ｑ１０、Ｑ１１、ローカルビット線用のプリチャージ回路Ｑ２０、階層スイッチＱ３０を備えている。 - 特許庁

In a normal mode, a voltage drop circuit 43 gives large internal power source voltage intVccp to peripheral circuits, a voltage drop circuit 45 gives small internal power source voltage intVcca to a memory cell array.例文帳に追加

通常モードでは、電圧降下回路４３は、周辺回路に大きい内部電源電圧ｉｎｔＶｃｃｐを与え、電圧降下回路４５は、小さい内部電源電圧ｉｎｔＶｃｃａをメモリセルアレイに与える。 - 特許庁

In the SRAM10, a timing control circuit 17 is provided, and the precharge & equalize control circuit 18 is also provided in an opposite side of the timing control circuit 17 for the memory cell array 11.例文帳に追加

ＳＲＡＭ１０には、タイミング制御回路１７が設けられるとともに、メモリセルアレイ１１に対してタイミング制御回路１７の反対側にプリチャージ＆イコライズ制御回路１８が設けられている。 - 特許庁

To provide an integrated circuit memory device which maintains a high integration degree and includes a sensing amplifier array having a layout constituted so that a larger pitch may be supported between mutually adjacent input/output lines.例文帳に追加

本発明の集積回路メモリ装置は、高い集積度を維持し、隣接した入出力ラインの間にさらに大きいピッチを支援するように構成されたレイアウトを有する感知増幅器アレイを含む。 - 特許庁

Responding to the masking control signal, the column decoder decodes the column address signal and enables or disables a column selection line corresponding to a column address signal decoded in the memory cell array.例文帳に追加

カラムデコーダは、マスキング制御信号に応答して、カラムアドレス信号をデコーディングしてメモリセルアレイでデコーディングされたカラムアドレス信号に対応するカラム選択ラインをイネーブルさせるか、またはディセーブルさせる。 - 特許庁

To provide a protected microprocessor equipped with a right allocating system for allocating a lasting access right to a zone of a memory array in the microprocessor, in programs executable by the microprocessor.例文帳に追加

マイクロプロセッサによって実行可能なプログラムに、マイクロプロセッサのメモリアレイの、あるゾーンへの永続的なアクセス権を割り当てるための権利割り当てシステムを備えた保護されたマイクロプロセッサを提供する。 - 特許庁

A computer modem and a memory including a stored program control the array antenna to the non-directional or directional mode, discovers the position of the node in the radio communication network, identifies the node, and communicates with the node.例文帳に追加

コンピュータ・モデム、及び記憶されたプログラムを含むメモリがアンテナ・アレイを無指向性または指向性モードに制御し、無線通信ネットワーク内のノードの位置を見つけ、識別し、それと通信する。 - 特許庁

Since the protocol stack is generated by the hardware, a broadband data bus and a broadband address bus can be used and as a result, the throughput from the large-scale memory array is performed at higher speed.例文帳に追加

プロトコルスタックをハードウェアで生成するので、広域データバスと広域アドレスバスを使用することができ、その結果、大規模メモリアレイからのスループットをより高速で行えるようにすることができる。 - 特許庁

Also, at test mode, the switch circuit 702 is turned on, the power source voltage supply circuit 70 supplies ground voltage GndT supplied from the pad 41 to the memory cell array 110 through impedance.例文帳に追加

また、テストモード時、スイッチ回路７０２はオンされ、電源電圧供給回路７０は、パッド４１から供給された接地電圧ＧｎｄＴをメモリセルアレイ１１０にインピーダンスを介して供給する。 - 特許庁

While others have focused on interface technology and speeding up data transfer to and from the logic IC that controls the DRAM, FCRAM has a changed memory cell array. 例文帳に追加

他の陣営は, DRAMを制御するロジックICとのインタフェース技術に焦点を合わせ, ロジックICとの間のデータ転送を高速化することを中心としてきたのに対し, FCRAM(高速サイクルRAM)はメモリセルアレイを変更したのである. - コンピューター用語辞典

To provide a semiconductor integrated circuit in which an area required for arrangement of a memory cell array and circuit design is easy to carry out, by avoiding congestion of wirings on an upper wiring layer, and to provide a manufacturing method therefor.例文帳に追加

上位の配線層の配線の混雑を回避し、メモリセルアレイの配置領域を大きくでき、回路設計が容易な半導体集積回路及びその製造方法を提供すること。 - 特許庁

In each of entry (ERYO-ERYN) in a memory cell array 1, current source elements (CSTY0-CSTN) driving a constant current are provided commonly at corresponding CAM cells (CC0 to CCN).例文帳に追加

メモリセルアレイ１内のエントリ（ＥＲＹ０−ＥＲＹＮ）の各々において、対応のＣＡＭセル（ＣＣ０−ＣＣＮ）に共通に、定電流を駆動する電流源素子（ＣＳＴ０−ＣＳＴＮ）を設ける。 - 特許庁

Next, data is written in a memory array during second write-in operation by using a row enable signal and a write-in data signal (write-in driver 315) generated at a second phase (a second clock phase) of a clock signal.例文帳に追加

次いで、クロック信号の第２の位相（第２のクロック位相）において発生される行イネーブル信号及び書き込みデータ信号を用いて、データが第２の書き込み動作中にメモリアレイに書き込まれる。 - 特許庁

The semiconductor device includes: a cell array 4 for a CAM (Contents Addressable Memory ) for storing operation setting information of the semiconductor device 1; a controller 8 for controlling reading from and writing to the cell array for a CAM; a row decoder 5; and column decoders 6, and the device has a constitution to assign different row addresses for every function block which have different operation setting information.例文帳に追加

本発明の半導体装置は、半導体装置１の動作設定情報を記憶するＣＡＭ用セルアレイ４と、ＣＡＭ用セルアレイの読出しと書込みを制御するコントローラ８、ローデコーダ５、コラムデコーダ６を有し、動作設定情報の異なる機能ブロックごとに異なるローアドレスを割り付ける構成を備えている。 - 特許庁

A control logic processor 44 is in control signal communication with the focus adjustment mechanism to adjust focus position, and is in image data communication with the image detector array for receiving image data obtained by the image detector array and with a memory 48 for storing the received image data corresponding to each of the sequence of focus positions.例文帳に追加

制御ロジックプロセッサ４４は、焦点調整機構と制御信号通信状態にあって、焦点位置を調整し、検出器アレイとイメージデータ通信状態にあって、検出器アレイによって得られたイメージデータを受領し、焦点位置列の各々に対応する受領されたイメージデータを記憶するメモリ４８を有する。 - 特許庁

To provide a graphic processor and graphic processing method by which the memory utilizing efficiency of a parameter RAM part can be improved and a variety of graphic displays can be displayed, by adding character array information which is information about character arrays to a conventional parameter RAM part, and setting the optimum character array in a parameter RAM part.例文帳に追加

従来のパラメータＲＡＭ部に対し、キャラクタ配列に関する情報であるキャラクタ配列情報を追加し、パラメータＲＡＭ部での最適なキャラクタ配列を設定することで、パラメータＲＡＭ部のメモリ使用効率を向上させ、かつ多様な図形表示が可能な図形処理装置及び図形処理方法を提供する。 - 特許庁

In each data buffer 16 having a memory cell array 11 and plural pairs of data line connected to this cell, a spare cell array 11a and a pair of spare data line, and in which each data line and a pair of spare data line are connected, a write-in buffer section of the buffer 16 is constituted of each data buffer and pairs of buffer output terminal.例文帳に追加

メモリセルアレイ１１とこれに接続される複数のデータ線対、予備セルアレイ１１ａとこれに接続される予備データ線対を有し、各データ線対及び予備データ線対の接続される各データバッファ１６は、書き込みバッファ部がバッファ入力端子対とバッファ出力端子対をもって構成される。 - 特許庁

The nonvolatile semiconductor memory device includes: a plurality of first wiring and second wiring intersecting each other; a memory cell array including the plurality of memory cells connected to each intersection part of the plurality of first wiring and second wiring; and a first wiring control circuit and second wiring control circuit for respectively selecting the first wiring and second wiring to supply voltage and current required for a reset operation or set operation of the memory cells.例文帳に追加

不揮発性半導体記憶装置は、互いに交差する複数の第１配線及び第２配線、これら複数の第１配線及び第２配線の各交差部に接続された複数のメモリセルからなるメモリセルアレイと、前記第１配線及び第２配線をそれぞれ選択し、前記メモリセルのリセット動作又はセット動作に必要な電圧又は電流を供給する第１配線制御回路及び第２配線制御回路とを備える。 - 特許庁

The memory is provided with an n-type impurity area 14 formed in a memory cell array area on the upper surface of a p-type silicon substrate 13 and functioning as the cathode of a diode 10 included in a memory cell 9, and a plurality of p-type impurity areas 15 formed on the surface of the n-type impurity area 14 at prescribed intervals and functioning as the anode of the diode 10.例文帳に追加

このメモリは、ｐ型シリコン基板１３の上面のメモリセルアレイ領域に形成され、メモリセル９に含まれるダイオード１０のカソードとして機能するｎ型不純物領域１４と、ｎ型不純物領域１４の表面に所定の間隔を隔てて複数形成され、ダイオード１０のアノードとして機能するｐ型不純物領域１５とを備えている。 - 特許庁