「memory-array」に関連した英語例文の一覧と使い方(20ページ目) - Weblio英語例文検索

In a method for accessing multi-dimensional array data stored in a memory system using a dynamic type memory device, low level bits in indexes of multi-dimensional array data being at least two-dimensional or above among multi-dimensional array data are uniformly assigned to column addresses showing inner-page addresses of the memory device to generate the memory addresses.例文帳に追加

本発明は、ダイナミック型のメモリデバイスを使用したメモリシステム上に格納された多次元配列データにアクセスする方法であって、多次元配列データのうち少なくとも二次元以上のインデクスの下位ビットを、メモリデバイスのページ内アドレスを表すカラムアドレスに均等に割り振ってメモリアドレスを生成する。 - 特許庁

A semiconductor memory array of floating gate memory cell is formed on a semiconductor basic body along with an interlaced strap region in that array and a peripheral region contiguous to that array and containing a related logic device.例文帳に追加

本発明は、半導体基体上に、フローティングゲートメモリセルの半導体メモリアレーを、そのアレー内にインターレースされたストラップ領域、及びそのアレーに隣接し関連論理デバイスを収容するための周囲領域と共に形成する方法に係る。 - 特許庁

The device is formed in a manner that a one-port memory cell array 11 and a two-port memory cell array 12 on which a plurality of word lines WL 1 for a first port is commonly provided are mixed on one chip.例文帳に追加

共通に第１ポート用ワード線ＷＬ１が設けられる１ポートメモリセルアレイ１１と２ポートメモリセルアレイ１２とを１チップ上に混在させて半導体記憶装置を構成する。 - 特許庁

When returning from the power-down mode to the normal operation mode, the semiconductor storage device sequentially precharges only the bit lines BL and /BL of a memory cell array block 11 to be accessed out of the plurality of memory cell array blocks.例文帳に追加

パワーダウンモードから通常動作モードへの復帰時には、複数のメモリセルアレイブロックのうち、アクセスされるメモリセルアレイブロック１１のビットラインＢＬ，／ＢＬのみを順次プリチャージする。 - 特許庁

The memory array including a magnetic storage element is coated with a dielectric layer, and a ferromagnetic body is arranged inside of this dielectric layer so as to surround a side direction parallel to a wafer surface of the memory array.例文帳に追加

磁気記憶素子を含むメモリアレイを誘電体層で被覆し、この誘電体層の内部に、メモリアレイのウェハ表面に平行な側面方向を囲むように強磁性体を配置する。 - 特許庁

Blocking features for a plurality of trenches 124 in a memory array is patterned by using a mask forming a plurality of straight strips passing through each memory array in a line writing direction.例文帳に追加

メモリアレイにおける複数のトレンチ１２４のためのブロッキングフィーチャは、行方向において各々メモリアレイを通る複数のまっすぐなストリップを構成するマスクを用いてパターニングされる。 - 特許庁

By connecting the first memory cell of the first cell array 10-1 and the first reference cell of the fourth cell array 10-4 to the sense amplifier SA, data of the first memory cell are read.例文帳に追加

第１のセルアレイ１０−１の第１のメモリセルと第４のセルアレイ１０−４の第１の参照セルとがセンスアンプＳＡに接続されることで第１のメモリセルのデータが読み出される。 - 特許庁

An electrostatic screening line SL is made on the sub bit line SB of the redundant memory cell array, and the data line DL to be connected to the ordinary memory cell array is made on the electrostatic screening line SL.例文帳に追加

冗長メモリセルアレイのサブビット線ＳＢ上に静電遮蔽線ＳＬを形成し、通常メモリセルアレイに接続されるデータ線ＤＬを静電遮蔽線ＳＬ上に形成する。 - 特許庁

The semiconductor integrated circuit device comprises a semiconductor chip (17); a memory array (3) disposed on the semiconductor chip (17); and first, second decoder trains (5-1, 5-2) disposed along both ends of the memory cell array (3).例文帳に追加

半導体チップ（１７）と、半導体チップ（１７）に配置されたメモリセルアレイ（３）と、メモリセルアレイ（３）の両端に沿って配置された第１、第２デコーダ列（５-１、５-２）とを具備する。 - 特許庁

To provide a self-alignment method for forming a floating gate memory cell array with high programming and erasure efficiency in which the size of memory cell can be reduced, and an array formed by that method.例文帳に追加

メモリセルの小型化可能でプログラミング及び消去効率の高い浮遊ゲート・メモリセル配列を形成するセルフアライメント方法及びその方法により製造される配列が提供される。 - 特許庁

The width of the element separation area on the end of the memory cell array is larger than the inside (T1>T2), and an interval between the floating gate electrodes on the end of the memory cell array is larger than the inside (S1>S2).例文帳に追加

メモリセルアレイの端部での素子分離領域幅が内部よりも大きく（Ｔ_１＞Ｔ_２）、かつ、メモリセルアレイの端部での浮遊ゲート電極間隔が内部より大きくなっている（Ｓ_１＞Ｓ_２）。 - 特許庁

To provide a nonvolatile semiconductor device for executing an operation test of a memory cell array by using test data which has been stored in a ROM-FUSE area in the memory cell array.例文帳に追加

メモリセルアレイ内のＲＯＭ−ＦＵＳＥ領域にテストデータを記憶しておき、このテストデータを用いてメモリセルアレイの動作テストを実行する不揮発性半導体記憶装置を提供する。 - 特許庁

Next, entry of an address of movement origin of the memory array is read out, held in a read-out data holding circuit, and the held entry of an address of the movement address is written in the address of movement destination of the memory array.例文帳に追加

次に、メモリアレイの移動元アドレスのエントリを読み出して、読み出しデータ保持回路に保持し、保持された移動元アドレスのエントリをメモリアレイの移動先アドレスに書き込む。 - 特許庁

The switch is configured to switch a connection between connecting the memory cell array to the active power supply line and connecting the memory cell array to the data-retention power supply line.例文帳に追加

スイッチは、メモリセルアレイをアクティブ電力供給線に接続することと、メモリセルアレイをデータ保持電力供給線に接続することとの間で、接続を切り換えるように構成される。 - 特許庁

A data input and output circuit includes a plurality of first selection circuits and second and third selection circuits to input data to a memory cell array or output data read from the memory cell array.例文帳に追加

データ入出力回路は、複数の第１選択回路、および第２、第３選択回路を有し、メモリセルアレイにデータを入力し、またはメモリセルアレイから読み出したデータを出力する。 - 特許庁

The ISIROM 100 has an internal memory for storing image data from an imaging pixel array 400, and an image buffer in the internal memory is automatically filled with image data from the imaging pixel array during operation.例文帳に追加

ＩＳＩＲＯＭは撮像画素アレイからの画像データを格納する内部メモリを備え、動作時には内部メモリ内の画像バッファが撮像画素アレイからの画像データで自動的に満たされる。 - 特許庁

Data are outputted at a rate of double of read-out operation of a memory array by reading out simultaneously data of two units from a memory array, time-dividing them for each unit, and outputting them.例文帳に追加

メモリアレイから２単位のデータを一度に読み出しこれらを１単位ずつ時分割して出力することで、上記メモリアレイの読出し動作の２倍のレートでデータ出力を行う。 - 特許庁

Also, the threshold is set so that the sum of the number of data to be written in the memory array 11 during the maximum value of a standby time and the number of data stored in the memory array 11 when the output value of the subtractor 6 exceeds the threshold does not exceed the maximum number of data to be stored in the memory array 11.例文帳に追加

また、待ち時間の最大値の間にメモリアレイ１１に書き込まれるデータ数と、減算器６の出力値がしきい値を超えたときのメモリアレイ１１に格納されているデータ数との和が、メモリアレイ１１に格納できる最大のデータ数を超えないようにしきい値を設定する。 - 特許庁

The semiconductor device has a memory cell array, an output buffer that receives data from the memory cell array and outputs the data received from the memory cell array in response to a latency signal, and a latency circuit that generates the latency signal in response to CAS latency and a read-out signal.例文帳に追加

メモリセルアレイ、メモリセルアレイからデータを受信し、レイテンシ信号に応答してメモリセルアレイから受信されたデータを出力する出力バッファ及びＣＡＳレイテンシと読出し信号に応答してレイテンシ信号を発生させるレイテンシ回路を備える半導体メモリ装置である。 - 特許庁

The first program line is connected to program gates of memory cells in a first row of the array; the first erase line is connected to erase gates of the memory cells in the first row of the array; and the first word-line is connected to word-line nodes of the memory cells in the first row of the array.例文帳に追加

第１のプログラム線は、アレイの第１の列中のメモリーセルのプログラムゲートに接続され、第１の消去線は、アレイの第１の列中のメモリーセルの消去ゲートに接続され、第１のワード線は、アレイの第１の列中のメモリーセルのワード線ノードと接続されている。 - 特許庁

A semiconductor memory device includes at least: a memory cell array 11 where a plurality of memory cells MC is disposed; a random number generation circuit 16 for generating random numbers; and a controller 19 for controlling the memory cell array 11 and the random number generation circuit 16.例文帳に追加

実施形態によれば、半導体記憶装置は、複数のメモリセルＭＣが配置されるメモリセルアレイ１１と、乱数（Random number）を発生させる乱数発生回路１６と、メモリセルアレイ１１および乱数発生回路１６を制御するコントローラ１９とを少なくとも具備する。 - 特許庁

In a memory cell array 1 in which a plurality of memory cells MC are arranged in an array, a specific characteristic of the memory cells MC is controlled, and potentials of word lines wl_0 to wl_m are adjusted on the basis of a distribution of characteristics when the specific characteristic of the memory cells MC is controlled.例文帳に追加

複数のメモリセルＭＣがアレイ状に配列されたメモリセルアレイ１において、メモリセルＭＣの特定の特性を制御し、メモリセルＭＣの特定の特性が制御された時の特性の分布に基づいて、ワード線ｗｌ＿０〜ｗｌ＿ｍの電位を調整する。 - 特許庁

A nonvolatile storage apparatus has a memory array and a control circuit, the memory array has a plurality of memory transistors of which the threshold voltages can be changed electrically, the control circuit makes one memory transistor be able to store a logic value of a quaternary or more by the change of the threshold voltage.例文帳に追加

不揮発性記憶装置は、メモリアレイと制御回路を有し、メモリアレイは、電気的に閾値電圧を変更可能にされる複数のメモリトランジスタを有し、制御回路は、閾値電圧の変更によって１個のメモリセルトランジスタに４値以上の論理値を記憶可能とする。 - 特許庁

Each memory is connected through a common bit line in which two cells are a drain or a source, and a memory array is constituted by arranging a plurality of unit memory arrays of this two cells.例文帳に追加

各メモリは２セルがドレイン又はソースとなる共通ビット線を介しして接続されており、この２セルの単位メモリアレイを複数並べることによりメモリアレイを構成する。 - 特許庁

MAGNETIC TUNNELING JUNCTION TYPE MAGNETIC RANDOM ACCESS MEMORY CELL, MAGNETIC TUNNELING JUNCTION TYPE MAGNETIC RANDOM ACCESS MEMORY CELL ARRAY, AND METHOD FOR SELECTING AND RECORDING MAGNETIC TUNNELING JUNCTION TYPE MAGNETIC RANDOM ACCESS MEMORY CELL例文帳に追加

磁気トンネル接合型磁気ランダムアクセスメモリセル、磁気トンネル接合型磁気ランダムアクセスメモリセルアレイ、ならびに磁気トンネル接合型磁気ランダムアクセスメモリセルの選択記録方法 - 特許庁

The semiconductor memory has a memory cell array 110, a first selector 140, a second selector 150, a FIFO memory 160, and a deteriorated cell checker 170.例文帳に追加

半導体記憶装置は、メモリセルアレイ１１０と、第１の選択部１４０と、第２の選択部１５０と、ＦＩＦＯメモリ１６０と、劣化セル検査部１７０を備えている。 - 特許庁

To provide a high level synthesizer or the like which facilitates memory sharing by revising mounting of a memory to an array variable part corresponding to a memory of an operation level circuit.例文帳に追加

動作レベル回路のメモリに該当する配列変数部分に対してどのように実装するかでメモリの共有化を容易にする高位合成装置等を提供すること。 - 特許庁

To provide a ferroelectric memory in which a test of a rewriting characteristic of a ferroelectric memory can be efficiently performed without remarkably shortening a lifetime of a main body memory cell array.例文帳に追加

強誘電体メモリの書換え特性の検査を、本体メモリセルアレイの寿命を著しく縮めること無く効率的に行える強誘電体メモリ装置を提供する。 - 特許庁

The flash memory system includes a flash memory array 130 configured to provide a set of individual flash macros and a flash memory controller 132 for accessing the flash macros.例文帳に追加

フラッシュメモリシステムは、個々のフラッシュマクロの組及びフラッシュマクロにアクセスするためのフラッシュメモリコントローラ１３２を備えるように構成されたフラッシュメモリ列１３０を含む。 - 特許庁

The memory device includes a plurality of word lines, a memory cell array including a plurality of column lines and a plurality of memory cells, a row decoding section, a K bit prefetch section, and an output buffer section.例文帳に追加

メモリ装置は、複数のワードライン、複数のカラムライン、及び複数のメモリセルを含むメモリセルアレイ、ローデコーディング部、Ｋビットプリフェッチ部、及び出力バッファ部を含む。 - 特許庁

A control circuit of a memory array device that has one or two related memory cells includes a true bitline connected to one or two memory cells and a complementary bitline.例文帳に追加

関連した１つまたは複数のメモリ・セルを有するメモリ・アレイ・デバイスの制御回路は、１つまたは複数のメモリ・セルに結合された真ビットラインおよび相補ビットラインを含む。 - 特許庁

Each memory is connected through a common bit line in which two cells are a drain or a source, and the memory array is constituted by arranging a plurality of unit memory arrays of the two cells.例文帳に追加

各メモリは２セルがドレイン又はソースとなる共通ビット線を介しして接続されており、この２セルの単位メモリアレイを複数並べることによりメモリアレイを構成する。 - 特許庁

Most of a large number of memory cells provided in a memory cell array 11 form an ordinary data storage area 12 and a part of these memory cells forms a lock bit 13, on the other hand.例文帳に追加

メモリセルアレイ１１に含まれる多数のメモリセルの内の大部分が通常データ記憶領域１２を形成する一方、一部がロックビット１３を形成する。 - 特許庁

To realize improving reliability of write-in of a non-volatile semiconductor memory such as especially a single gate type flash memory or the like without changing basic constitution of a memory cell array.例文帳に追加

特に単ゲート型のフラッシュメモリ等、不揮発性半導体メモリの書き込み信頼性向上を、メモリセルアレイの基本構成を代えずに実現することを課題とし、 - 特許庁

A random access memory array includes first random access memory elements arranged in a plurality of rows and columns for storing data words at a multiple memory locations.例文帳に追加

ランダムアクセスメモリアレイは、複数のメモリ位置においてデータワードを格納するために複数個の行及び列に配列された第一ランダムアクセスメモリ要素を包含している。 - 特許庁

To provide an integrated circuit memory array in which an operation mode of a single memory cell for each one bit or an operation mode of memory cells of two pieces or more for each one bit is easily switched.例文帳に追加

１ビットごとにシングルメモリセルの動作モードと１ビットごとに２個以上のメモリセルの動作モードとの切替えを容易に行う集積回路メモリアレイを提供する。 - 特許庁

This semiconductor integrated circuit device is provided with a memory cell array MCA including a memory cell having a ferroelectric capacitor as a memory element having first and second electrodes.例文帳に追加

半導体集積回路装置は、第１電極と第２電極とを有する記憶素子としての強誘電体キャパシタを有するメモリセルを含んだメモリセルアレイＭＣＡを有する。 - 特許庁

A read operation can be performed on the synchronous memory device 300 while the write data is transferred from the write latch 304 to the memory cells of the memory array 310.例文帳に追加

書き込みデータが書き込みラッチ３０４からメモリアレイ３１０のメモリセルに転送されている間にシンクロナスメモリ３００に対する読み出し処理を実行することができる。 - 特許庁

This device comprises: a semiconductor memory circuit including a memory cell array wherein normal cells are integrated; and the fuse circuit wherein fuse cells 1 storing the operating information of the semiconductor memory circuit are integrated.例文帳に追加

ノーマルセルが集積されるメモリセルアレイを含む半導体メモリ回路と、半導体メモリ回路の動作情報を記憶するフューズセル１が集積されるフューズ回路とを有する。 - 特許庁

To provide a method of restricting the writing to a particular memory cell without cutting a wire of a memory cell array, or without bringing a prober in contact with the individual memory cell or row or column.例文帳に追加

メモリセルアレイの配線を切断したり、個々のメモリセルあるいは行や列にプローバーを当てたりせずに、特定のメモリセルへの書き込みを制限する方法を提供する。 - 特許庁

A flash memory (2) is provided with a flash memory array (30) consisting of a plurality of nonvolatile memory cells MM00, MM01, MM0m, MMy0, MMym arranged in matrix.例文帳に追加

フラッシュメモリ（２）は、マトリクス状に配置された複数の不揮発性メモリセルＭＭ００、ＭＭ０１、ＭＭ０ｍ、ＭＭｙ０、ＭＭｙ１、ＭＭｙｍからなるフラッシュメモリアレイ（３０）を備える。 - 特許庁

In the memory system, the semiconductor memory has a field programmable part FP in which logic for converting into each other an external signal input/output for the memory system and an internal signal input/output for a memory cell array is programmed.例文帳に追加

半導体メモリは、メモリシステムに入出力される外部信号とメモリセルアレイに入出力される内部信号とを相互に変換するための論理がプログラムされるフィールドプログラマブル部を有する。 - 特許庁

A NAND flash memory device includes an array of NAND flash memory cells; a plurality of word lines connected to the NAND flash memory cells; and a plurality of bit lines connected to the NAND flash memory cells.例文帳に追加

ＮＡＮＤフラッシュメモリ装置はＮＡＮＤフラッシュメモリセルアレイ、ＮＡＮＤフラッシュメモリセルに接続された複数のワードライン、そしてＮＡＮＤフラッシュメモリセルに接続された複数のビットラインを含む。 - 特許庁

The nonvolatile semiconductor memory device includes: a memory cell array 1 including memory cells MC of which the set state and reset state are transferrable and memory cells MC which are fixed to the permanent state; and a control circuit.例文帳に追加

不揮発性半導体記憶装置は、セット状態及びリセット状態の遷移が可能なメモリセルＭＣと、パーマネント状態に固定されたメモリセルＭＣとを含むメモリセルアレイ１と、制御回路とを備える。 - 特許庁

To reduce erroneous writing in a nonselected memory cell in a semiconductor device provided with a nonvolatile memory unit including a memory array in which numerous rewritable nonvolatile memory cells are arrayed.例文帳に追加

書き換え可能な不揮発性メモリセルが多数配列されたメモリアレイを含む不揮発性記憶部を備えた半導体装置において、非選択メモリセルに生じる誤書き込みを低減することができる。 - 特許庁