「memory-array」に関連した英語例文の一覧と使い方(28ページ目) - Weblio英語例文検索

Each of the core chips comprises a memory cell array 70, a through electrode TSV1 for data, and an output circuit RBUFO that outputs read data read from the memory cell array 70 to the through electrode TSV1 for data.例文帳に追加

コアチップのそれぞれは、メモリセルアレイ７０と、データ用の貫通電極ＴＳＶ１と、メモリセルアレイ７０から読み出されたリードデータをデータ用の貫通電極ＴＳＶ１に出力する出力回路ＲＢＵＦＯとを備える。 - 特許庁

A first array (432) comprising one or more CAMs stores the defective addresses of defective memory cells, and a second array (432) comprising one or more CAMs, on the other hand, stores input/output designators of the defective memory cells.例文帳に追加

１つ以上のＣＡＭからなる第１のアレイ（４３２）は、欠陥メモリセルの欠陥アドレスを記憶し、一方、１つ以上のＣＡＭからなる第２のアレイ（４３２）は、当該欠陥メモリセルの入出力指示子を記憶する。 - 特許庁

An array of memory cells configured to store at least one bit per 1 F^2 includes substantially vertical structures providing an electronic memory function spaced apart a distance equal to one half of a minimum pitch of the array.例文帳に追加

１Ｆ^２当り少なくとも１ビットを記憶するよう構成されたメモリセルのアレイは、アレイの最小ピッチの半分に等しい距離で離間した電子メモリ機能を与える実質的に縦型の構造を含む。 - 特許庁

A cache memory 100 having an auxiliary address array 120 for storing a copy of a part of an address array 110 and an auxiliary data memory 140 for storing a copy of a part of a data memory 130 detects the non-coincidence of contents between both the memories 130, 140 by a comparator 172.例文帳に追加

アドレスアレイ１１０の一部のコピーを保持する補助アドレスアレイ１２０と、データメモリ１３０の一部のコピーを保持する補助データメモリ１４０とを有し、比較器１７２によってデータメモリ１３０と補助データメモリ１４０との内容の不一致を検出する。 - 特許庁

Two memory sub arrays MAB0 and MAB1 are provided adjacent to a write/read circuit, a pair of internal data lines IOP are connected to the write/read circuit via a pair of passage wirings FLP at the upper layer of the closer memory sub array for the farther memory sub array.例文帳に追加

書込／読出回路に隣接して２つのメモリサブアレイ（ＭＡＢ０，ＭＡＢ１）を設け、遠い方のメモリサブアレイに対して内部データ線対（ＩＯＰ）は、近い方のメモリサブアレイ上をそれより上層の通過配線対（ＦＬＰ）を介して書込／読出回路に接続する。 - 特許庁

A three dimensional stacked nonvolatile semiconductor memory includes a memory cell array comprising first and second blocks disposed side by side in a first direction and a driver 33 disposed at one end of the memory cell array in a second direction orthogonal to the first direction.例文帳に追加

本発明の例に係る三次元積層不揮発性半導体メモリは、第一方向に並んで配置される第一及び第二ブロックから構成されるメモリセルアレイと、メモリセルアレイの第一方向に直交する第二方向の一端に配置されるドライバ33とを備える。 - 特許庁

A semiconductor memory device 50 includes a PMOS sense circuit 1, an NMOS sense circuit 2, a precharge circuit 3, a dummy cell circuit 4, a column selection circuit 5, a separation circuit 6, a memory cell array MCA 1, a memory cell array MCA 2, and Nch MOS transistors NT 1 to 6.例文帳に追加

半導体記憶装置５０には、ＰＭＯＳセンス回路１、ＮＭＯＳセンス回路２、プリチャージ回路３、ダミーセル回路４、カラム選択回路５、切り離し回路６、メモリセルアレイＭＣＡ１、メモリセルアレイＭＣＡ２、及びＮｃｈ ＭＯＳトランジスタＮＴ１乃至６が設けられる。 - 特許庁

To provide a nonvolatile semiconductor memory device such as capable of executing an automatic reading operation of data from a specific address of a nonvolatile memory array, while a normal reading operation of the nonvolatile memory array is executed, which is responsive to a reading command and a reading address.例文帳に追加

読み出しコマンドと読み出しアドレスとに応答する不揮発性メモリアレーの通常の読み出し動作を実行する一方、不揮発性メモリアレーの特定のアドレスからデータの自動読み出しの動作を実行できるような不揮発性半導体記憶装置を提供する。 - 特許庁

A memory system includes a memory cell array in which data are stored so as to be rewritable; and a register unit including one or more registers in which system information is stored so as to be rewritable, wherein a simultaneous access to the memory cell array and the register unit is executed according to an instruction code CC.例文帳に追加

本発明のメモリシステムは、データを書き換え可能に記憶するメモリセルアレイと、システム情報を書き換え可能に保持する一又は複数のレジスタからなるレジスタ部とを備え、命令コードＣＣに応じてメモリセルアレイとレジスタ部の同時アクセス動作を実行する。 - 特許庁

By this resistance control, the PMOS transistor 15m makes output from the memory cell array 16m as voltage and can input it to a sense amplifier circuit 18 so that degradation of threshold voltage difference of the memory cell of the memory cell array 16m due to repetition of rewriting operation is corrected.例文帳に追加

この抵抗制御により、ＰＭＯＳトランジスタ１５ｍは、書き換え動作の繰り返しによるメモリセルアレイ１６ｍのメモリセルの閾値電圧差の低下を補正するように、メモリセルアレイ１６ｍからの出力を電圧にして、センスアンプ回路１８に入力できる。 - 特許庁

A semiconductor memory device is provided with a cell array in which memory cells storing resistance values set reversibly as data are arranged, a sense amplifying circuit performing red-out/write-in of data of selection memory cells of a cell array, and a driving circuit generating voltage pulse for writing data.例文帳に追加

半導体記憶装置は、可逆的に設定される抵抗値をデータとして記憶するメモリセルが配列されたセルアレイと、セルアレイの選択メモリセルのデータを読み出し／書き込みを行うセンスアンプ回路と、データ書き込み用の電圧パルスを発生する駆動回路を備える。 - 特許庁

In first to third memory sub-arrays 11A-11c excluding a forth memory sub-array 11D, cell columns of 64 columns accessed by column lines respectively are arranged, cell columns of 65 columns including a redundant cell column 11a is arranged only in the forth memory sub-array 11D.例文帳に追加

第４のメモリサブアレイ１１Ｄを除く第１〜第３のメモリサブアレイ１１Ａ〜１１Ｃは、それぞれカラム線によりアクセスされる６４列分のセル列が配置され、第４のメモリサブアレイ１１Ｄにのみ、冗長セル列１１ａを含む６５列分のセル列が配置されている。 - 特許庁

The semiconductor memory device comprises: a memory cell array; a writing data buffer to which writing data is input by a prescribed unit; a program cell counter which counts the number of pieces of data to be programmed to the memory cell array among the writing data; and a program voltage generation circuit which differentiates the program voltage to be applied to the memory cell array depending on the number of pieces of data to be programmed.例文帳に追加

本発明に係る半導体メモリ装置は、メモリセルアレイと、書き込みデータが所定単位で入力される書き込みデータバッファと、前記書き込みデータのうちの前記メモリセルアレイにプログラムされるデータの数を数えるプログラムセルカウンタと、前記プログラムされるデータの数によって、前記メモリセルアレイに印加するプログラム電圧を異にするプログラム電圧発生回路とを含む。 - 特許庁

The semiconductor memory device comprises a memory cell array 1 provided on a semiconductor substrate, a gate insulating film 13 provided on the semiconductor substrate having a deeper recess structure 15 near only the central part in comparison with the semiconductor substrate having the memory cell array provided thereon, a gate electrode 12 provided on the gate insulating film, and a select transistor ST2 for selecting the memory cell array.例文帳に追加

半導体記憶装置は、半導体基板上に設けられたメモリセル列１と、前記メモリセル列が設けられた半導体基板よりも中央近傍のみが低いリセス構造１５を有する半導体基板上に設けられたゲート絶縁膜１３と、前記ゲート絶縁膜上に設けられたゲート電極１２とを備え、前記メモリセル列を選択する選択トランジスタＳＴ２とを具備する。 - 特許庁

To provide a rewritable non-volatile memory cell that is a type having a chance of inducing dielectric breakdown, which requires less space in the lateral direction, to provide a method of manufacturing the memory cell, and to provide a memory cell array having a plurality of such memory cells.例文帳に追加

絶縁破壊を誘発するタイプの書換え可能な不揮発性メモリセルにおいてラテラルな方向に場所を取らないもの、そして、そのようなメモリセルの製造方法、ならびに、そのようなメモリセルを多数有するメモリセルアレイを提供する。 - 特許庁

The interface circuits connect the memory array within a memory block to any desired memory input and output lines that are linked on the same shared global busses and to allow use of any convenient input and output lines to access the expanded memory block.例文帳に追加

インタフェース回路は、メモリブロック内のメモリアレイを、同一の共通グローバルバス上で連結された所望のメモリ入出力ラインに接続し、それによって拡張メモリブロックにアクセスする便利な入出力ラインが使用可能になる。 - 特許庁

The nonvolatile semiconductor memory device is equipped with: a memory cell array including a plurality of memory cells to store N value data (N being an integer equal to or larger than 3); and a writing circuit configured to repeatedly execute a writing cycle on a plurality of memory cells until data writing is finished.例文帳に追加

Ｎ（Ｎは、３以上の整数）値のデータを記憶する複数のメモリセルからなるメモリセルアレイと、複数のメモリセルに対して書き込みサイクルをデータ書き込みが終了するまで繰り返し実行する書き込み回路とを備える。 - 特許庁

A memory macro 1 has a memory-cell array 2 containing a plurality of memory cells 3, complementary digit-line pair DTj and DBj connected to the memory cells 3 and a column system peripheral circuit 6 connected to the complementary digit-line pair DTj and DBj.例文帳に追加

メモリマクロ１は、複数のメモリセル３を含むメモリセルアレイ２と、メモリセル３に接続された相補デジット線対ＤＴｊ、ＤＢｊと、相補デジット線対ＤＴｊ、ＤＢｊに接続されたカラム系周辺回路６とを備えている。 - 特許庁

The circuit is provided with a semiconductor memory (FMRY) including a memory part (22) in which nonvolatile memory cells being electrically re-writable are arranged in an array state and a high voltage generating circuit (23) which can generate high voltage to be supplied to the memory part.例文帳に追加

電気的に書換え可能な不揮発性メモリセルがアレイ状に配列されて成るメモリ部（２２）と、上記メモリ部に供給される高電圧を生成可能な高電圧発生回路（２３）とを含む半導体メモリ（ＦＭＲＹ）とを設ける。 - 特許庁

To provide a disk array system capable of making a plurality of disk array controllers possible to be operated as one disk array controller, suppressing lowering of performance due to a copy processing of a shared memory part among the plurality of disk array controllers and presenting the performance in proportion to the number of controllers.例文帳に追加

複数台のディスクアレイ制御装置を１つのディスクアレイ制御装置として運用できるようにし、複数のディスクアレイ制御装置間での共有メモリ部のコピー処理による性能低下を抑え，台数に比例した性能を出せるディスクアレイシステムを提供する。 - 特許庁

A nonvolatile semiconductor memory device related to one embodiment comprises: a semiconductor substrate; a memory cell array including a plurality of memory cells that are laminated on the semiconductor substrate and connected to one another in series in a vertical direction; and a power supply circuit that is disposed on the semiconductor substrate and supplies a desired voltage to the memory cell array.例文帳に追加

一の実施形態に係る不揮発性半導体記憶装置は、半導体基板と、半導体基板上に積層され、垂直方向に直列接続された複数のメモリセルを含むメモリセルアレイと、半導体基板上に設けられ、所望の電圧をメモリセルアレイに供給する電源回路とを備える。 - 特許庁

When reduction of drain voltage is caused in the center of a memory cell array 101 due to voltage drop in bit lines B0 to B4, a voltage correcting circuit 102 correcting gate voltage applied to the memory cells 103a, 103b in accordance with a position of a memory cell is arranged between the memory cell array 101 and a word line driving circuit 104.例文帳に追加

ビット線Ｂ０〜Ｂ４における電圧降下によりメモリセルアレイ１０１の中央でドレイン電圧の低下が発生する場合、メモリセル１０３ａ，１０３ｂに印加するゲート電圧をメモリセル位置に応じて補正する電圧補正回路１０２を、メモリセルアレイ１０１とワード線駆動回路１０４との間に介在させる。 - 特許庁

The redundancy data storage circuit of the semiconductor memory includes: a memory cell array; a write driver configured to write redundancy data in the memory cell array in response to a test signal; and a sense amplifier configured to detect and output the redundancy data recorded on the memory cell in response to a read signal.例文帳に追加

本発明に係る半導体メモリのリダンダンシデータ格納回路は、メモリセルアレイと、テスト信号に応じてリダンダンシデータをメモリセルアレイに記録するように構成された書き込みドライバと、読み出し信号に応じて、前記メモリセルに記録されたリダンダンシデータを感知して出力するように構成されたセンスアンプとを備えることを特徴とする。 - 特許庁

To obtain an associative memory cell that enables energy-saving during a retrieval operation; an associative memory cell array that takes measure to execute retrieval operation under low power consumption and realizes speed-up; an address retrieval memory using the associative memory cell array; and a network address retrieving device having a system LSI with excellent usability.例文帳に追加

検索動作時の低消費電力化を可能にする連想メモリセル、検索動作を低消費電力のもとで実行できる方策を講じて高速化を可能にする連想メモリセルアレイ、それを用いたアドレス検索メモリおよび使い勝手の優れたシステムＬＳＩたるネットワークアドレス検索装置を得ること。 - 特許庁

The redundant memory cell array selection circuit 140 selects, during erasure operation, a redundant memory cell array according to a priority of a block unit obtained by dividing an erasure unit among a plurality of redundant memory cell arrays determined in the erasure unit on the basis of input address information and defective memory information.例文帳に追加

冗長メモリーセルアレイ選択回路１４０は、消去動作時において、入力アドレス情報と不良メモリー情報とに基づいて消去単位で決定される複数の冗長メモリーセルアレイの中から、消去単位を分割したブロック単位の優先順位に従って冗長メモリーセルアレイを選択する。 - 特許庁

The memory cells arranged in an array form comprise memory cells, each having a cylindrical information storage electrode 13 and having a capacitor with a larger capacitance, memory cells each having a cylindrical information storage electrode 14 and having a capacitor with a smaller capacitance, and these are arranged within the memory cell array in a ratio of 1:2.例文帳に追加

アレイ状に配列されたメモリセルには、円筒型の情報蓄積電極１３を有し電気容量が大きなキャパシタを有するメモリセルと、円柱型の情報蓄積電極１４を有し電気容量が小さなキャパシタを有するメモリセルとが含まれ、これらは１：２の割合でメモリセルアレイ内に配置される。 - 特許庁

A resistance values of each resistance element of a resistance array 20 connected to a source of a reference cell RMC is set conforming to an equivalent resistance value of source diffusion resistance of a memory cell array.例文帳に追加

メモリセルアレイのソース拡散抵抗の等価抵抗値に従って、リファレンスセルＲＭＣのソースに接続される抵抗アレイ２０の各抵抗素子の抵抗値が設定される。 - 特許庁

A code array part 11B has a memory 11BA including a plurality of second word lines and a second sense amplifier, A DQ buffer 11BB performs write-in/read-out for an array 11BA.例文帳に追加

コードアレイ部１１Ｂは複数の第２ワード線と第２センスアンプを含むメモリ１１ＢＡを有し、ＤＱバッファ１１ＢＢはアレイ１１ＢＡに対し書き込み／読み出しを行う。 - 特許庁

As data read out from the real cell array and the parity cell array are compared simultaneously with the expected value, a test time can be shortened and a manufacturing cost of a semiconductor memory can be reduced.例文帳に追加

リアルセルアレイおよびパリティセルアレイから読み出されるデータが同時に期待値と比較されるため、試験時間を短縮でき、半導体メモリの製造コストを削減できる。 - 特許庁

To provide a data processing apparatus by which a data structure corresponding to an associative array can be easily implemented in a memory for programming by a programming language which cannot handle the associative array.例文帳に追加

連想配列を扱えないプログラミング言語でのプログラミングで、連想配列に相当するデータ構造をメモリに容易に実装可能なデータ処理装置を提供する。 - 特許庁

The source program is scanned, a list of a group of data access by array reference points or an array reference formula is generated (S1) and a calculation formula of individual memory addresses is created next (S2).例文帳に追加

ソースプログラムを走査し、配列参照個所又は配列参照式によるデータアクセス群のリストを生成し（Ｓ１）、次に個々のメモリアドレスの算出式を作成する（Ｓ２）。 - 特許庁

To provide a programmable reference used to identify a state of an array cell in a multi-density or low voltage supply flash EEPROM memory array.例文帳に追加

多密度または低電圧源一括消去型ＥＥＰＲＯＭメモリアレイにおけるアレイセルの状態を認識するのに用いられるプログラム可能基準を提供する。 - 特許庁

This semiconductor storage device includes a plurality of memory cell array blocks 32, and an array area 30 connected to a data I/O lines 41 amounting to k lines (k is a natural number).例文帳に追加

半導体記憶装置は複数のメモリセルアレイブロック３１を含むと共に、ｋ本（ｋは自然数）のデータ入出力線４１に接続されたアレイ領域３０を含む。 - 特許庁

The NAND type flash memory element comprises a cell array area 100b composed of first, second cell blocks B1, B2, a row decoder 300b driving the cell array area 100b.例文帳に追加

ナンド型フラッシュメモリ素子は第１、第２セルブロックＢ１、Ｂ２から構成されたセルアレイ領域１００ｂと、セルアレイ領域１００ｂを駆動させるロウデコーダ３００ｂとを含む。 - 特許庁

The connection regions 411 are formed throughout the memory array comprising four cells which are connected to one bit line.例文帳に追加

接続領域４１１は、１つのビット線に接続される４つのセルを含むメモリアレイを通って形成される。 - 特許庁

Common internal data lines 43 amounting to k+m lines (m is a natural number) are commonly arranged in the memory cell array blocks 31.例文帳に追加

メモリセルアレイブロック３１に共通にｋ＋ｍ本（ｍは自然数）の共通内部データ線４３が配設される。 - 特許庁

Thereby, the part area which is going to be protected by the memory cell array can be prevented from being written incorrect data.例文帳に追加

これにより、メモリセルアレイで保護しようとする一部領域に正しくないデータが書込まれることを防止しうる。 - 特許庁

To provide a semiconductor memory device capable of suppressing write disturbance without increasing area of a cell array.例文帳に追加

セルアレイ面積を増大させることなく、書き込みディスターブを抑制可能な半導体記憶装置を提供する。 - 特許庁

To provide not bulky and low power consumption circuit that may be used as a wordline driver circuit in a memory array.例文帳に追加

メモリアレイのワードライン・ドライバ回路として使用できる、大きくなく、低消費電力の回路を提供する。 - 特許庁

To prevent unexpected data reading or writing in the case of accessing an address value outside an address space of a memory array.例文帳に追加

メモリアレイのアドレス空間外のアドレス値にアクセスした場合の予期せぬデータの読み出し又は書き込みを防止する。 - 特許庁

Individual internal data lines 45 amounting to k+m+n lines (n is a natural number) are arranged for every memory cell array block 31.例文帳に追加

メモリセルアレイブロック３１毎にｋ＋ｍ＋ｎ本（ｎは自然数）の個別内部データ線４５が配設される。 - 特許庁

The correlation value operating device is composed of a DRAM memory cell array 10, a word line driver 12 and a sense amplifier 14.例文帳に追加

相関値演算装置は、ＤＲＡＭメモリセルアレイ１０と、ワード線ドライバ１２と、センスアンプ１４とで構成される。 - 特許庁

Therefore, a test pattern is given directly to the parity cell array and an incorporated self-test of a semiconductor memory can be performed.例文帳に追加

したがって、試験パターンをパリティセルアレイを直接与えて半導体メモリの組み込み自己検査を実施できる。 - 特許庁

To provide an embedded bit line type read/program nonvolatile memory cell and an array of the cells capable of achieving high density.例文帳に追加

高密度を実現できる埋込ビット線型読取り／プログラム不揮発性メモリセル及びアレイを提供する。 - 特許庁

To solve a problem relating a SDT junction having a defect in a memory array of a resistive cell intersection.例文帳に追加

抵抗性セル交差点メモリアレイにおける欠陥のあるＳＤＴ接合に関連した問題を克服すること。 - 特許庁