「nmis」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

Once positive surge is applied to the external connection terminal 1, gate potential of an NMIS transistor 24 also rises.例文帳に追加

外部接続用端子１に正のサージが加わると、ＮＭＩＳトランジスタ２４のゲート電位も上昇する。 - 特許庁

When a positive surge is applied to the terminal 1, the substrate potential of an NMIS transistor 24 is also increased.例文帳に追加

外部接続用端子１に正のサージが加わると、ＮＭＩＳトランジスタ２４の基板電位も上昇する。 - 特許庁

To provide a semiconductor device capable of simultaneously reducing the threshold voltages of an NMIS transistor and a PMIS transistor.例文帳に追加

ＮＭＩＳトランジスタとＰＭＩＳトランジスタの閾値電圧を同時に低減できる半導体装置を提供する。 - 特許庁

Further, in the second NMIS transistor forming region AreaC of the semiconductor substrate 11, a second NMIS transistor having a gate insulating film 13 made of a silicon oxide film and a gate electrode 14c made of a semiconductor material like a polysilicon film is formed.例文帳に追加

また、半導体基板１１の第２のＮＭＩＳトランジスタ形成領域AreaCには、シリコン酸化膜からなるゲート絶縁膜１３とポリシリコン膜のような半導体材料からなるゲート電極１４ｃを有する第２のＮＭＩＳトランジスタを形成する。 - 特許庁

Gate electrodes 6 and 7 formed of a polysilicon film is separated from each other through the intermediary of a side wall spacer 12S which fills up a gap 10 formed above an element isolation film 5S located at an interface between an NMIS region and a PMIS region, and is disposed in face to face with each other.例文帳に追加

ポリシリコン膜から成るゲート電極６，７は、NMIS領域とPMIS領域との境界に於ける素子分離絶縁膜５Ｓの上方に形成された空隙１０を埋め込むサイドウォールスペーサ部分１２Ｓを介して分離され、互いに対向し合っている。 - 特許庁

To provide a method for manufacturing a practical CMISFET having a metal gate electrode suitable for nMIS and pMIS.例文帳に追加

ｎＭＩＳおよびｐＭＩＳに適したメタルゲート電極を有する実用的なＣＭＩＳＦＥＴの製造方法を提供する。 - 特許庁

Since the output signal from the second prebuffer circuit 18 reaches the 'L' level by the output signal fixing circuit 19 at the time of ESD test, an NMIS transistor 12 is turned off, thus preventing a surge current from concentrating in the NMIS transistor 12.例文帳に追加

ＥＳＤ試験時には、この出力信号固定用回路１９によって、第２のプリバッファ回路１８の出力信号が“Ｌ”レベルになるため、ＮＭＩＳトランジスタ１２がＯＦＦ状態となり、ＮＭＩＳトランジスタ１２にサージ電流が集中するのを防止することができる。 - 特許庁

In the first NMIS transistor forming region AreaA of the semiconductor substrate 11, a first NMIS transistor having a gate insulating film 21a made of a metal oxide film like a hafnium oxide film and a gate electrode 22a made of a metal film like a tungsten film is formed.例文帳に追加

半導体基板１１の第１のＮＭＩＳトランジスタ形成領域AreaAには、ハフニウム酸化膜のような金属酸化膜からなるゲート絶縁膜２１ａとタングステン膜のような金属膜からなるゲート電極２２ａを有する第１のＮＭＩＳトランジスタを形成する。 - 特許庁

The NMIS transistor 24 is turned on, and positive charges supplied to the external connection terminal 1 are discharged toward a ground line 23.例文帳に追加

ＮＭＩＳトランジスタ２４がＯＮになり、外部接続用端子１に供給された正電荷は接地ライン２３の方に放電される。 - 特許庁

The semiconductor device includes the NMIS transistor formed on the NMIS region (3) on a semiconductor substrate (1), a PMIS transistor formed on the PMIS region (4) formed so as to have a space between the NMIS region (3) on the semiconductor substrate (1), and continuous stressed insulating films (22, 22a) having the internal stress.例文帳に追加

半導体装置は、半導体基板(1)におけるＮＭＩＳ領域(3)上に形成されたＮＭＩＳトランジスタと、半導体基板(1)におけるＮＭＩＳ領域(3)と間隔をおいて形成されたＰＭＩＳ領域(4)上に形成されたＰＭＩＳトランジスタと、半導体基板(1)上に、ＮＭＩＳトランジスタとＰＭＩＳトランジスタとを覆うように形成され、内部応力を有する連続した応力絶縁膜(22、22a)とを備える。 - 特許庁

Subsequently, a p-type semiconductor region to form a channel of nMIS for memory cell selection is formed onto the forming region of the recess 13.例文帳に追加

その後、その窪み１３の形成領域にメモリセル選択用のｎＭＩＳのチャネル形成用のｐ型の半導体領域を形成する。 - 特許庁

An NMIS gate implantation layer is formed by a method of adding the mask data of a p-type well implantation layer to the mask data obtained by subtracting the mask data of an NMIS-SD implantation layer and a PMIS-SD implantation layer from the mask data of an n-type well implantation layer.例文帳に追加

ＮＭＩＳゲート注入レイヤは、Ｎ型ウエル注入レイヤのマスクデータからＮＭＩＳ−ＳＤ注入レイヤ及びＰＭＩＳ−ＳＤ注入レイヤのマスクデータを差し引いて得られるマスクデータに、Ｐ型ウエル注入レイヤのマスクデータを加算するという方法で生成される。 - 特許庁

To provide a method of manufacturing a semiconductor device, in which an insulating film on an NMIS region having internal stress is provided with a tensile stress compared with an insulating film on a PMIS region, without giving damage to the NMIS transistor, and a semiconductor device manufactured by the method.例文帳に追加

ＮＭＩＳトランジスタに損傷を与えることなく、ＮＭＩＳ領域上の内部応力を有する絶縁膜がＰＭＩＳ領域上の絶縁膜に比べて引張応力を有する半導体装置を製造する方法、並びに、該方法によって製造された半導体装置を提供する。 - 特許庁

Barrier height of the silicide 26 formed in the NMIS region 130 and n-type silicon is lower than the barrier height of Ni silicide and the n-type silicon.例文帳に追加

ＮＭＩＳ領域１３０において形成されるシリサイド２６とＮ型シリコンとのバリアハイトはＮｉシリサイドとＮ型シリコンとのバリアハイトより低い。 - 特許庁

To provide a method of manufacturing a semiconductor device that can suppress deterioration in driving characteristics of a peripheral transistor or an nMIS transistor constituting a memory cell.例文帳に追加

周辺トランジスタやメモリセルを構成するｎＭＩＳトランジスタの駆動特性の劣化を抑制することができる半導体装置の製造方法を提供する。 - 特許庁

The extruding length of first extrusion 8 of the PMIS transistor 40 is longer than the extruding length of second extrusion 9 of the NMIS transistor 41.例文帳に追加

ＰＭＩＳトランジスタ４０の第１の突き出し部８の突き出し長さは、ＮＭＩＳトランジスタ４１の第２の突き出し部９の突き出し長さよりも長い。 - 特許庁

This reduces the supply of the oxygen atoms attracted from the element isolation part 2 to the region Ga1 in which the nMIS gate G for the cores is formed.例文帳に追加

これにより、コア用ｎＭＩＳのゲートＧが形成される領域Ｇａ１へ素子分離部２から引き寄せられる酸素原子の供給量を減少させる。 - 特許庁

In a step of crystallizing both the gate electrodes GEn and GEp, the tensile stress of the first stress film N1a is stored in the gate electrode Gen for nMIS.例文帳に追加

両ゲート電極ＧＥｎ，ＧＥｐを結晶化する工程では、第１応力膜Ｎ１ａの引張応力をｎＭＩＳ用ゲート電極ＧＥｎに記憶させる。 - 特許庁

A gate electrode G2 of a peripheral second nMIS (Q2) is formed not to be higher than the selective gate electrode CG of the selection nMIS, so that the width of a sidewall SW3 formed on a side face of the gate electrode G2 is made small so as not to fill the inside of a shared contact hole C2.例文帳に追加

また、周辺用第２ｎＭＩＳ（Ｑ２）のゲート電極Ｇ２の高さを選択用ｎＭＩＳの選択ゲート電極ＣＧの高さ以下とすることにより、ゲート電極Ｇ２の側面に形成されるサイドウォールＳＷ３の幅を小さくして、シェアードコンタクトホールＣ２の内部がサイドウォールＳＷ３により埋め込まれるのを防ぐ。 - 特許庁

On a principal surface s1 of a silicon substrate 1, a gate electrode GEn for nMIS is formed in an nMIS region R, a gate electrode GEp for pMIS is formed in a pMIS region Rp, and an n-type source-drain region sdn and a p-type source-drain region sdp are formed by and below them, respectively.例文帳に追加

シリコン基板１の主面ｓ１上のうち、ｎＭＩＳ領域ＲｎにｎＭＩＳ用ゲート電極ＧＥｎを形成し、ｐＭＩＳ領域ＲｐにｐＭＩＳ用ゲート電極ＧＥｐを形成し、それらの側方下部に、それぞれ、ｎ型ソース・ドレイン領域ｓｄｎおよびｐ型ソース・ドレイン領域ｓｄｐを形成する。 - 特許庁

A part (22a) positioned on the NMIS region in the stressed insulating films (22, 22a) includes the tensile internal stress compared with the other part (22) positioned on the PMIS region (4).例文帳に追加

応力絶縁膜(22、22a)におけるＮＭＩＳ領域上に位置する部分(22a)は、ＰＭＩＳ領域(4)上に位置する部分(22)に比べて、引張の内部応力を有している。 - 特許庁

The n-type source-drain region 8 in an NMIS region 130 contains n-type impurities at a relatively high concentration and it is connected with silicide 26.例文帳に追加

ＮＭＩＳ領域１３０におけるＮ型ソースドレイン領域８は、比較的に高濃度のＮ型不純物を含んでおり、シリサイド２６と電気的に接続されている。 - 特許庁

To make optimum, in a PMIS transistor and an NMIS transistor, a current driving capability of transistors constituting a semiconductor circuit device by the alteration of a layout.例文帳に追加

レイアウト変更によって半導体回路装置を構成するトランジスタの電流駆動能力をＰＭＩＳトランジスタ及びＮＭＩＳトランジスタでそれぞれ最適化できるようにする。 - 特許庁

Further, after a resist pattern 21 that covers an NMIS region has been formed and the polysilicon germanium film 18 in the PMIS region has been implanted with boron ions, heat treatment for diffusion is conducted.例文帳に追加

ＮＭＩＳ領域を覆うレジストパターン２１を形成した後、ＰＭＩＳ領域のポリシリコンゲルマニウム膜１８にボロンイオンを注入した後、拡散用の熱処理を行う。 - 特許庁

On the principal plane of a substrate 1, the active region of a pMIS transistor and the active region of an nMIS transistor insulated and separated from each other by an element isolation region 2 are provided.例文帳に追加

基板１の主面には、素子分離領域２によって互いに絶縁分離されたｐＭＩＳトランジスタの活性領域およびｎＭＩＳトランジスタの活性領域が設けられている。 - 特許庁

First sidewalls 16a, 16b each having a tensile stress are formed on the side faces of the gate electrode 14a of an NMIS transistor and the gate electrode 14b of a PMIS transistor.例文帳に追加

ＮＭＩＳトランジスタのゲート電極１４ａ及びＰＭＩＳトランジスタのゲート電極１４ｂの側面上に、引張応力を有する第１のサイドウォール１６ａ、１６ｂを形成する。 - 特許庁

After a resist pattern 19 that covers a PMIS region is formed, and then the polysilicon germanium film 18 in an NMIS region is implanted with phosphorus ion 20, a heat treatment for diffusion is implemented.例文帳に追加

ＰＭＩＳ領域を覆うレジストパターン１９を形成した後、ＮＭＩＳ領域のポリシリコンゲルマニウム膜１８にリンイオン２０を注入した後、拡散用の熱処理を行う。 - 特許庁

The high-permittivity gate insulating film 102 is formed at the nMIS and pMIS formation regions on a single-crystal silicon substrate 100, a first metal film 103 without containing silicon and germanium is formed on the gate insulating film 102, the first metal film 103 is allowed to remain on the gate insulating film at the pMIS formation region, and the first metal film 103 is removed at the nMIS formation region.例文帳に追加

単結晶シリコン基板１００のｎＭＩＳおよびｐＭＩＳ形成領域に高誘電率ゲート絶縁膜１０２を形成し、ゲート絶縁膜１０２上にシリコンおよびゲルマニウムを含まない第一の金属膜１０３を形成し、ｐＭＩＳ形成領域のゲート絶縁膜上に第一の金属膜１０３を残して、ｎＭＩＳ形成領域の第一の金属膜１０３を除去する。 - 特許庁

A guard band (G1p), a guard band (G1n), and a guard band (G2) are respectively installed in the periphery of the intermediate withstand voltage pMIS (Q2p), the intermediate withstand voltage nMIS (Q2n), and the intermediate withstand voltage CMIS.例文帳に追加

中耐圧ｐＭＩＳ（Ｑ２ｐ）、中耐圧ｎＭＩＳ（Ｑ２ｎ）および中耐圧ＣＭＩＳの周囲には、それぞれガードバンド（Ｇ１ｐ）、ガードバンド（Ｇ１ｎ）およびガードバンド（Ｇ２）が設けられている。 - 特許庁

In the process of a CMOS device, the total number of the pn junction and the non-doped region in the gate polysilicon film is reduced by ion implanting by using this NMIS gate implantation layer.例文帳に追加

ＣＭＯＳデバイスのプロセスにおいて、このＮＭＩＳゲート注入レイヤを用いてイオン注入を行なうことにより、ゲートポリシリコン膜中におけるＰＮ接合部及びノンドープ領域の総数が低減される。 - 特許庁

Depending on those steps, N content of the HfAlON film can be reduced in the pMIS formation region 1A, and N content of the HfLaON film can be increased in the nMIS formation region.例文帳に追加

かかる工程によれば、ｐＭＩＳ形成領域１Ａにおいては、ＨｆＡｌＯＮ膜のＮ含有量を少なくでき、ｎＭＩＳ形成領域１Ｂにおいては、ＨｆＬａＯＮ膜のＮ含有量を多くできる。 - 特許庁

In an N well 2 of the semiconductor circuit device, active regions Rtp for PMIS are formed as surrounded by the trench isolation Ris, while in a P well 3, active regions Rtn for NMIS are formed, also being surrounded by the trench isolation Ris.例文帳に追加

半導体回路装置のＮウェル２には、ＰＭＩＳ用活性領域Ｒｔｐが、Ｐウェル３には、ＮＭＩＳ用活性領域Ｒｔｎがそれぞれトレンチ分離Ｒｉｓで囲まれて設けられている。 - 特許庁

A vertical MIS Qvn is provided immediately on a grooved capacitor 6 provided to a semiconductor substrate 1S in a memory cell region, and a lateral nMIS Qn is provided to a semiconductor substrate in a peripheral circuit region.例文帳に追加

メモリセル領域において半導体基板１Ｓに設けられた溝型のキャパシタ６の直上に縦型のＭＩＳＱｖｎを設け、周辺回路領域における半導体基板に横型のｎＭＩＳＱｎを設けた。 - 特許庁

An intermediate withstand voltage CMIS is configured of a 6V withstand voltage intermediate withstand voltage pMIS (Q2p) formed in an n-type well 5d and a 6 V withstand voltage intermediate withstand voltage nMIS (Q2n) formed in a p-type well 8.例文帳に追加

ｎ型ウエル５ｄに形成された６Ｖ耐圧の中耐圧ｐＭＩＳ（Ｑ２ｐ）と、ｐ型ウエル８に形成された６Ｖ耐圧の中耐圧ｎＭＩＳ（Ｑ２ｎ）とから中耐圧ＣＭＩＳが構成されている。 - 特許庁

To provide a method of manufacturing a CMIS transistor, capable of preventing composition of a silicide layer from varying on the PMIS transistor side and the NMIS transistor side, and also capable of preventing the gate shapes of the transistors from becoming unstable.例文帳に追加

本発明は、ＰＭＩＳトランジスタ側とＮＭＩＳトランジスタ側とでシリサイド層の組成のバラツキを防止でき、またトランジスタのゲート形状の不安定化を防止できる、ＣＭＩＳトランジスタの製造方法を提供する。 - 特許庁

To provide a method of manufacturing a reliable semiconductor device by suppressing a change in the work function of a dual metal gate electrode provided on a high-permittivity gate insulating film at nMIS and pMIS formation regions.例文帳に追加

ｎＭＩＳおよびｐＭＩＳ形成領域の高誘電率ゲート絶縁膜上に設けられたデュアルメタルゲート電極の仕事関数の変化を抑制して、信頼性の高い半導体装置を製造する方法を提供する。 - 特許庁

The semiconductor device includes a gate insulation film 105, a pMIS metal material 109 or an nMIS metal material 111, a gate electrode material 112, and a gate side wall metal layer 122 on a semiconductor substrate 101.例文帳に追加

半導体装置は、半導体基板１０１上に、ゲート絶縁膜１０５と、ｐＭＩＳ用金属材料１０９又はｎＭＩＳ用金属材料１１１と、ゲート電極材料１１２と、ゲート側壁メタル層１２２とを備えている。 - 特許庁

Also, parts between the adjacent second fins 4n in the nMIS formation region are completely filled by the gate electrode 6, and the parts between the adjacent first fins 4p of the pMIS formation region are filled by the gate electrode 6 and an insulating film formed in the upper layer.例文帳に追加

また、ゲート電極６でｎＭＩＳ形成領域の隣接する第２フィン４ｎ間を完全に埋め込み、ゲート電極６およびその上層に形成される絶縁膜でｐＭＩＳ形成領域の隣接する第１フィン４ｐ間を埋め込む。 - 特許庁

To provide a technology capable of restraining atoms contained in the described metal films (gate material) from being mutually diffused when a gate electrode is formed in both cases that a dual gate is formed of different metal silicides, and that a dual gate is formed of metal and metal alloy.例文帳に追加

ポリシリコンゲートと金属膜との反応によりデュアルゲートを形成する場合、ゲートの高さ方向以外に横方向にも金属膜の拡散及びシリサイド反応が生じるため、NMIS領域とPMIS領域とのPN境界に於いて金属原子の相互拡散が発生する。 - 特許庁

Then, after donor impurities are injected in the NMIS region RN and acceptor impurities are injected in the PMIS region RP among the first polysilicon film E1a and a second polysilicon film formed thereon, these are processed to form an n-type gate electrode and a p-type gate electrode.例文帳に追加

その後、第１多結晶シリコン膜Ｅ１ａおよびその上に形成した第２多結晶シリコン膜のうち、ＮＭＩＳ領域ＲＮにはドナー不純物を、ＰＭＩＳ領域ＲＰにはアクセプタ不純物を注入した後、これらを加工して、ｎ型のゲート電極とｐ型のゲート電極とを形成する。 - 特許庁

A plurality of pMIS wires M1p and a plurality of nMIS wires M1n are arranged on a plurality of first virtual lines VLp and a plurality of second virtual lines VLn, respectively, extending in direction X and arranged with a pitch Pmin in a direction Y.例文帳に追加

複数のｐＭＩＳ配線Ｍ１ｐおよび複数のｎＭＩＳ配線Ｍ１ｎのそれぞれは、方向Ｘに沿って延びかつ方向Ｙに沿ってピッチＰｍｉｎで配置された複数の第１の仮想ラインＶＬｐおよび複数の第２の仮想ラインＶＬｎの上に配置されている。 - 特許庁

Then, a second metal film 104 containing silicon or germanium is formed on the gate insulating film 102 and the first metal film 103 at the nMIS formation region, and the first and second metal films 103, 104 are machined to form gate electrodes Gn, Gp each.例文帳に追加

次に、ｎＭＩＳ形成領域のゲート絶縁膜１０２および第一の金属膜１０３上にシリコンまたはゲルマニウムを含む第二の金属膜１０４を形成し、第一および第二の金属膜１０３、１０４を加工してゲート電極Ｇｎ、Ｇｐをそれぞれ形成する。 - 特許庁

To solve the problems of penetration of dopant in a gate at ion implantation when a refractory metal is used as a low resistance metal, and of difference in gate resistance of a PMIS transistor and an NMIS transistor caused by dependence on a base of a grain size of the low resistance metal, in a FET containing a high-k film.例文帳に追加

ｈｉｇｈ−ｋ膜を含むＦＥＴにおいて、低抵抗金属として高融点金属を用いた場合のイオン注入時のゲートにおけるドーパント突き抜けの問題と、低抵抗金属のグレインサイズの下地依存に起因したＰＭＩＳトランジスタとＮＭＩＳトランジスタとのゲート抵抗の差を解決する。 - 特許庁

A first antenna diode AD1 and a gate electrode 16 of an nMIS are electrically connected to each other through wiring M1 of a first layer, and a second antenna diode AD2 and another semiconductor element are electrically connected to each other through wiring M4 of a fourth layer (wiring one layer below top-layer wiring in an antenna block) from wiring M1 of a first layer.例文帳に追加

第１アンテナダイオードＡＤ１とｎＭＩＳのゲート電極１６とを第１層目の配線Ｍ１を介して電気的に接続し、第２アンテナダイオードＡＤ２と他の半導体素子とを第１層目の配線Ｍ１から第４層目の配線（アナログブロック内の最上層配線から１層下の配線）Ｍ４を介して電気的に接続する。 - 特許庁

The present invention is a manufacturing method of a semiconductor device having a p-channel MISFET in a pMIS formation region 1A, and an n-channel MISFET in an nMIS formation region 1B, comprises: a process of forming an Al film 8a on an HfON film 5; and a process of forming a Ti-rich TiN film 7a on the Al film.例文帳に追加

本発明は、ｐチャネル型ＭＩＳＦＥＴをｐＭＩＳ形成領域１Ａに有し、ｎチャネル型ＭＩＳＦＥＴをｎＭＩＳ形成領域１Ｂに有する半導体装置の製造方法であって、ＨｆＯＮ膜５上にＡｌ膜８ａを形成する工程と、Ａｌ膜上にＴｉリッチなＴｉＮ膜７ａを形成する工程と、を有する。 - 特許庁