「processor architecture」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

To describe a method and apparatus for efficiently generating a processor architecture model that accurately predicts performance of the processor for minimizing simulation time.例文帳に追加

シミュレーション時間を最小にするためにプロセッサの性能を正確に予測するプロセッサ・アーキテクチャ・モデルを効率的に生成する方法及び装置を記載する。 - 特許庁

To provide faster and more efficient emulation in an emulation system which uses a multi-processor architecture.例文帳に追加

マルチプロセッサアーキテクチャを使用するエミュレーションシステムにおいて、より高速でより効率的なエミュレーションを提供する。 - 特許庁

The super-privileged software sets bits in the PCR that specify the architecture level that the processor is to appear to support so that when the program runs on the processor, the processor behaves in accordance with the architecture level for which the program is designed.例文帳に追加

プログラムがプロセッサ上で作動するとき、そのプログラムが或るアーキテクチャ・レベルのために設計された場合のそのアーキテクチャ・レベルに従ってプロセッサが動作するよう、超特権ソフトウェアは、プロセッサがサポートするように見えるべきアーキテクチャ・レベルを指定するビットをＰＣＲにセットする。 - 特許庁

To provide a processor, a method, and a system to effectively realize optimization of power usage by factoring a processor architecture event to PCU.例文帳に追加

本発明の課題は、ＣＵにプロセッサアーキテクチャイベントをファクタリングすることによる電力使用の最適化を効果的に実現するプロセッサ、方法及びシステムを提供することである。 - 特許庁

To provide a system on-chip (SOC) architecture capable of performing processor processing from the position where it stopped of when power was removed, when the power returns.例文帳に追加

電源復旧時に、電源喪失時に停止した位置からプロセッサ処理が可能なシステムオンチップ（ＳＯＣ）アーキテクチャの提供 - 特許庁

A hardware architecture HA is configured so that a tag mode and a cache mode can be selectively achieved by a processor core 1.例文帳に追加

ハードウエア・アーキテクチュアＨＡは、プロセッサ・コア１がタグ・モード及びキャッシュ・モードを選択的に実現できるように構成されている。 - 特許庁

To provide an information processor provided with an architecture which prevents a liquid crystal display apparatus from being damaged by external force relating to the information processor like a fold-up type cellular phone.例文帳に追加

折り畳み式携帯電話のような情報処理装置において、外力による液晶表示装置の破損を防止する構造を備えた情報処理装置を提供する。 - 特許庁

The processor may be an element of a multi-processor system that aims to provide a scalable, loosely-coupled architecture for executing programs based on the π calculus.例文帳に追加

このようなプロセッサは、π計算に基づくプログラムを実行するためのスケーラブルで疎結合されたアーキテクチャを提供することを目的とする、マルチプロセッサシステムの要素とすることができる。 - 特許庁

For each processor in a multiple processor architecture, a local queue availability flag and a remote queue availability flag are maintained to indicate a relative size of work queues in relationship to a mean queue size.例文帳に追加

マルチプロセッサ・アーキテクチャ内の各プロセッサについて、平均キュー・サイズに対するワークキューの相対的サイズを示すように、ローカル・キュー可用性フラグ及びリモート・キュー可用性フラグが保持される。 - 特許庁

This data processor is provided with the register stack having plural registers for architecture to store operands to be required by instructions to be executed by the data processor.例文帳に追加

本発明のデータプロセッサは、データプロセッサによって実行される命令によって必要とされるオペランドを格納する複数個のアーキテクチャ用レジスタを具備するレジスタスタックを有している。 - 特許庁

To provide an embedded processor architecture comprising a plurality of virtual processing units that each execute processes or threads (collectively, "threads").例文帳に追加

プロセスまたはスレッド（集合的に「スレッド」）を各々が実行する複数の仮想処理ユニットを備える組込みプロセッサアーキテクチャを提供すること。 - 特許庁

To provide a system, a method and a computer-readable storage medium for transposing array data on a SIMD multi-core processor architecture.例文帳に追加

配列データをＳＩＭＤマルチコア・プロセッサ・アーキテクチャ上で転置するためのシステム、方法及びコンピュータ可読ストレージ媒体を提供する。 - 特許庁

This method is directed to a processor element constituted to execute integer instruction set architecture, for example, a microprocessor or a micro controller.例文帳に追加

本発明は、整数命令セットアーキテクチャを実行するために構成されたプロセッサエレメント、例えばマイクロプロセッサ又はマイクロコントローラに向けられる。 - 特許庁

The register file architecture of a general digital signal processor(DSP) supports array independent SIMD(single instruction/multiple data processing) operation.例文帳に追加

汎用ディジタル信号プロセッサ（ＤＳＰ）のレジスタファイルアーキテクチャは、配列独立ＳＩＭＤ（単一命令／複数データ処理）演算をサポートする。 - 特許庁

The cache architecture (16) used for a processor includes a RAM set cache for performing caching operation for successive blocks of a main memory (20).例文帳に追加

処理装置に使うキャッシュ・アーキテクチャ（１６）が、メイン・メモリ（２０）の連続ブロックのキャッシュ動作をするためのＲＡＭセット・キャッシュを含む。 - 特許庁

The cache architecture (16) used for a processor includes a RAM set cache for performing caching operation for successive blocks of a main memory (20).例文帳に追加

処理装置に使うキャッシュ・アーキテクチュア（１６）が、主メモリ（２０）の連続ブロックのキャッシュ動作をする為のＲＡＭセット・キャッシュを含む。 - 特許庁

SYSTEM, METHOD, AND COMPUTER PROGRAM PRODUCT FOR PERFORMING SCAN OPERATION ON SEQUENCE OF SINGLE-BIT VALUES USING PARALLEL PROCESSOR ARCHITECTURE例文帳に追加

並列プロセッサアーキテクチャを使用して単一ビット値のシーケンスに対してスキャン演算を実施するためのシステム、方法及びコンピュータプログラム製品 - 特許庁

The routing processor 20 has an architecture where the transfer engine 30 and the retrieval engine 40 are variably connected by one to many, many to one and many to many.例文帳に追加

ルーティングプロセッサ２０は、転送エンジン３０と検索エンジン４０が、１対多、多対１、多対多と可変に接続されるようなアーキテクチャである。 - 特許庁

To provide an architecture capable of avoiding the problem that a monolithic query processor adaptable to a change in inquiry language factor is designed and constructed.例文帳に追加

照会言語要件の変更に適合可能なモノリシッククエリプロセッサを設計し構築するという問題を回避するアーキテクチャを提供すること。 - 特許庁

As long as the networked boxes are all using the same toolchain built for the same processor architecture, no special distcc setup is required.例文帳に追加

ネットワーク上のコンピュータがすべて同じプロセッサアーキテクチャ向けの同じツールチェインビルドを使用していれば、distccの特別な設定は必要ありません。 - Gentoo Linux

A processor 1 is provided having an architecture control unit 20 capable of changing the configurations of a DEC stage 13, an EX stage 14 and a WB stage 15.例文帳に追加

ＤＥＣステージ１３、ＥＸステージ１４およびＷＢステージ１５の構成を変更できるアーキテクチャ制御ユニット２０を有するプロセッサ１を提供する。 - 特許庁

To reduce a temporal loss due to the generation of branch without increasing the scale of a circuit in an information processor adopting a pipe line architecture.例文帳に追加

パイプラインアーキテクチャを採用する情報処理装置において回路規模の増大を招くことなく分岐発生による時間的ロスを削減すること。 - 特許庁

Distributed and other actuating systems, environment and architecture, for instance, use a processor of alteration-proof hardware base, and can establish security at each node.例文帳に追加

配布された及び他の動作システム、環境及びアーキテクチャは、例えば耐不正改変ハードウェアベースのプロセッサを用いたものであり、各ノードで安全を確立し得る。 - 特許庁

To provide a profiler, which provides information required for optimizing at least one of an application specific architecture processor and a program.例文帳に追加

プログラムおよび特定用途向け構造プロセッサとを考慮し、このうち少なくとも１つを最適化するために必要な情報を提供するプロファイラを提供する。 - 特許庁

To realize an information processor in which broadcast program data can be handled securely on an open system architecture, without using a B-CAS card.例文帳に追加

Ｂ−ＣＡＳカードを用いることなく、オープンなシステムアーキテクチャ上で放送番組データを安全に取り扱うことが可能な情報処理装置を実現する。 - 特許庁

To provide a performance processor by which a user easily enjoys performance, even in such an architecture that an image is displayed during the performance by a user.例文帳に追加

利用者による演奏動作に際して画像を表示させる構成のもとにあっても、利用者が容易に演奏を楽しむことができるようにする。 - 特許庁

To provide an instruction processing method that is suitable to the language processing system of a processor in which an instruction issue width is different on the basis of a variable-length very long instruction word architecture.例文帳に追加

可変長の超長命令語アーキテクチャに基づいて命令発行幅が異なるプロセッサの言語処理系に適した命令処理方法を提供する。 - 特許庁

To provide an information processor with a new software architecture, eliminating trouble of developing new software and succeeding to an excellent processing speed of a conventional information processor by reusing software in the conventional information processor.例文帳に追加

新たなソフトウェアアーキテクチャを有する情報処理装置において、従来の情報処理装置におけるソフトウェアを再利用することで、新たなソフトウェア開発を行う手間を省き、従来装置の有する優れた処理速度を承継することができる情報処理装置を提供することを目的とする。 - 特許庁

To provide a virtual environment where a code is directly executed on a processor and to provide a virtual machine architecture in which a security shell is mounted around the respective virtual environments.例文帳に追加

コードがプロセッサ上で直接に実行される仮想環境を提供し、各仮想環境の周りにセキュリティシェルを実装した、仮想マシンアーキテクチャを実現する。 - 特許庁

Besides, a method of a coarse grain parallel processing by Open MP being a standard API for main storage sharing type multi-processor (SMP) architecture is proposed through the use of circuit division in the method.例文帳に追加

さらに本手法を回路分割を用いて、主記憶共有型マルチプロセッサ(SMP)アーキテクチャ用の標準APIであるOpenMPにより粗粒度並列処理する手法を提案する。 - 特許庁

The processor provides good code density in a fixed-length high-performance encoding based on RISC principles, including a general register with load/store architecture.例文帳に追加

このプロセッサは、ロード／記憶アーキテクチャを備えた汎用レジスタを含むＲＩＳＣ原理に基づいた固定長の高性能符号化における良好なコード密度を達成する。 - 特許庁

To enable a suitable cooperative operation between a CPU and a coprocessor (CoPro) in an information processor having the CPU and CoPro and adapting a Harvard architecture.例文帳に追加

ＣＰＵやＣｏＰｒｏを備え、ハーバードアーキテクチャを採用した情報処理装置において、ＣＰＵとＣｏＰｒｏとの間で好適な協調動作が行えるようにする。 - 特許庁

To accomplish reduction of the processing time by reducing the overhead of repetition processing in a processor adopting a register-register architecture.例文帳に追加

この発明は、レジスタ−レジスタアーキテクチャーを採用しているプロセッサにおいて、繰り返し処理のオーバーヘッドを低減して、処理時間の短縮化を達成するプロセッサを課題とする。 - 特許庁

Additionally, in response to the scan operation instruction, a scan operation is performed on a sequence of single-bit values using a parallel processor architecture with a plurality of processing elements.例文帳に追加

さらに、スキャン演算命令に応答して、スキャン演算が、複数の処理要素を備えた並列プロセッサアーキテクチャを使用して、単一ビット値のシーケンスに対して実施される。 - 特許庁

The distributed and other operating systems, environment and architecture are constituted by using, for example, a processor on a fraudulent alteration-proof hardware base and safety can be established in each node.例文帳に追加

配布された及び他の動作システム、環境及びアーキテクチャは、例えば耐不正改変ハードウェアベースのプロセッサを用いたものであり、各ノードで安全を確立し得る。 - 特許庁

A software architecture based on a concept called pipe & filter is applied to the image processor to simplify customization, extension, and the like of functions.例文帳に追加

本発明は、パイプ＆フィルタと呼ばれる考え方に基づくソフトウェアアーキテクチャを画像処理装置に適用することで、機能のカスタマイズ又は拡張などを簡略化する。 - 特許庁

The customization or the expansion of the functions, etc. is simplified by applying software architecture based on a point of view called pipe & filter to the information processor.例文帳に追加

本発明は、パイプ＆フィルタと呼ばれる考え方に基づくソフトウェアアーキテクチャを情報処理装置に適用することで、機能のカスタマイズ又は拡張などを簡略化する。 - 特許庁

By applying a software architecture based on the concept called pipe and filter to the image processor 100, the customization or extension or the like of the functions is simplified.例文帳に追加

本発明は、パイプ＆フィルタと呼ばれる考え方に基づくソフトウェアアーキテクチャを画像処理装置１００に適用することで、機能のカスタマイズ又は拡張などを簡略化する。 - 特許庁

To provide a method and a structure which permit a mutiprocessing system to use any processor instruction set and a memory architecture in order to efficiently emulate the behavior of another multiprocessing system using any other processor instruction.例文帳に追加

あるマルチプロセッシング・システムが、何らかのプロセッサ命令セットとメモリ・アーキテクチャを使用して、他の何らかのプロセッサ命令を使用する他のマルチプロセッシング・システムの挙動を効率よくエミュレートすることができる方法および構造を提供すること。 - 特許庁

To provide a method and a system for selecting an architecture level to which a processor appears to conform in specification within a computing environment in order to achieve efficient program execution and migration among processor architectures with different levels.例文帳に追加

異なるレベルのプロセッサ・アーキテクチャ間における効率的なプログラム実行および移行を可能にするために、プロセッサがコンピューティング環境内で規格合致しているように見えるアーキテクチャ・レベルを選択する方法およびシステムを提供する。 - 特許庁

The single network processor NP2 is parallel coupled to the Ethernet(R) switch E-SWITCH2 in an architecture suited to process part of the packets, or alternatively is cascade coupled to the Ethernet(R) switch E-SWITCH2 in an architecture suited to process all packets.例文帳に追加

単一のネットワークプロセッサＮＰ２は、パケットの一部を処理するのに適したアーキテクチャでは、イーサネット（登録商標）スイッチＥ−ＳＷＩＴＣＨ２と並列に結合され、あるいは、すべてのパケットを処理するのに適したアーキテクチャでは、イーサネット（登録商標）スイッチとカスケード結合されている。 - 特許庁

To provide a radio base station apparatus which is capable of improving processing efficiency and relaxing concentration of processing loads when achieving baseband transmission/reception processing by software using a general-purpose processor, and further includes a software architecture which facilitates dealing with an architecture modification of a hardware platform.例文帳に追加

汎用プロセッサを用いて、ソフトウェアでベースバンド送受信処理を実現する場合に、処理効率の向上と処理負荷の集中の緩和に寄与でき、更にハードウェアプラットフォームのアーキテクチャの変更への対応が容易なソフトウェアアーキテクチャを有する無線基地局装置を提供する。 - 特許庁

The processor element 12 constituted so as to execute the 32-bit fixed length instruction set architecture has the backward compatibility to execute 16-bit fixed length instruction setting architecture by converting each of 16-bit instructions into one or more sequences of 32-bit instructions.例文帳に追加

３２ビット固定長の命令設定アーキテクチャを実行するように構成したプロセッサエレメント１２は、１６ビット命令の各々を一つ以上の３２ビット命令のシーケンスに変換することによって１６ビット固定長の命令設定アーキテクチャを実行するために後方互換性がある。 - 特許庁

To deal with the trouble of a multiprocessor system where processors each with a write-back cache memory are connected to a bus, by specifying the processor which issued a write-back in the event of trouble at the time of the write-back, without modifying the architecture of the processor.例文帳に追加

ライトバック方式キャッシュメモリを搭載したプロセッサをバス接続したマルチプロセッサシステムにおいて、プロセッサのアーキテクチャを変更することなく、ライトバック時に障害が発生した際、ライトバックを発行したプロセッサを特定して障害処理を行う。 - 特許庁

This VLIW processor is provided with a compact external instruction set and combines the instruction level parallelism of a VLIW architecture with the 'footprint' of an encoded code of a densified 16-bit instruction set.例文帳に追加

コンパクトな外部命令セットを備えて、ＶＬＩＷアーキテクチャの命令レベルパラレリズムを、高密度化１６ビット命令セットの符号化したコードの「フットプリント」と組み合わせたＶＬＩＷプロセッサ。 - 特許庁