「processor architecture」に関連した英語例文の一覧と使い方(3ページ目) - Weblio英語例文検索

An operation architecture for a fitness trainer includes: a hardware circuit board; a processor communicating with the hardware circuit board; a memory communicating with the hardware circuit board and the processor; and a living body acquisition mechanism communicating with the processor and the memory.例文帳に追加

本発明によれば、フィットネストレーナ用ユーザ識別システムを提供するものであり、フィットネストレーナ用動作システムアーキテクチャが、ハードウェア回路基板と、このハードウェア回路基板と通信するプロセッサと、前記ハードウェア回路基板及び前記プロセッサと通信するメモリと、前記プロセッサ及び前記メモリと通信する生体捕捉機構とを有する。 - 特許庁

With selecting a machine description, it is made possible to generate an instruction simulator of a real specification model (first model) of a target processor and an instruction simulator of a model (second model) having a difference between the target processor and a part of an architecture of an instruction (step S3, S4).例文帳に追加

マシンディスクリプションを選択することで、ターゲットプロセッサの実仕様のモデル（第１のモデル）のインストラクションシミュレータや、当該ターゲットプロセッサとインストラクションのアーキテクチャの一部が異なるモデル（第２のモデル）のインストラクションシミュレータを生成できるようにした（ステップＳ３、Ｓ４）。 - 特許庁

A device for processing digital video data, such as an encoder, a decoder or an encoder/decoder (CODEC) 20 makes the use of an innovative architecture in which functionality is partitioned between an embedded processor, a digital signal processor and dedicated hardware to achieve increased performance.例文帳に追加

符号器、復号器、または符号器／復号器（encoder/decoder,CODEC）のようなディジタルビデオデータを処理するための装置は、組込まれたプロセッサ、ディジタル信号プロセッサ、および専用ハードウエアの間で機能を分割し、向上した性能を実現する革新的なアーキテクチャを使用する。 - 特許庁

To provide an image processing processor capable of switching between processor configurations of the SIMD type and the systolic array type depending on a searching algorithm in motion detection processing, so as to achieve an optimum architecture configuration depending on the searching algorithm used by the motion detection processing.例文帳に追加

動き検出処理における探索アルゴリズムに応じて、ＳＩＭＤ型とシストリックアレイ型の構成に切り替えることができ、動き検出処理を行っている探索アルゴリズムによって最適なアーキテクチャ構成を実現する画像処理プロセッサを提供する。 - 特許庁

The tracing module includes a trace generation unit which generates a plurality of tracing elements indicating a change according to reception of an input signal indicating the change of an architecture state subset from one or a plurality of components of the data processor and enables a receiver of the tracing elements to reconstruct the architecture state subset later and a table which is managed by the trace generation unit, which identifies architecture states from the previously generated tracing elements.例文帳に追加

本トレースモジュールは、データ処理装置の１または複数の部品からアーキテクチャ・ステート・サブセットの変化を示す入力信号の受信に応じて、その変化を示す複数のトレース要素を生成し、トレース要素の受け手がアーキテクチャ・ステートのサブセットを後で再構築できるようにするトレース生成ユニットと、先に生成されたトレース要素からアーキテクチャ・ステートを同定するトレース生成ユニットが管理するテーブルとを含む。 - 特許庁

The generic instructions for sending an operation and data to the extension unit and/or retrieving data from the extension unit allow a new computational instruction to be introduced without regeneration of the processor architecture.例文帳に追加

拡張ユニットへ演算及びデータを送り及び／又は拡張ユニットからデータを検索するための包括的な命令は、プロセッサアーキテクチャの再生無しで新たな計算命令を導入することを可能とする。 - 特許庁

To suppress the occurrence of a stack overflow or a stack underflow to prevent the execution performance of a program from being degraded by them in program code generation for a processor which has an architecture using a register stack.例文帳に追加

レジスタスタックを使用するアーキテクチャを持った処理装置に対するプログラムコードの生成において、スタックオーバーフローやスタックアンダーフローの発生を抑制し、これらによるプログラムの実行性能の低下を防止する。 - 特許庁

To provide a new computing architecture that allows combining the decision-making ability of a processor based machine with a number-crunching speed of a hardware built-in pipeline-based machine.例文帳に追加

プロセッサに基づくマシンの意思決定を為す能力を、ハードウェアに組み込まれたパイプラインに基づくマシンのナンバークランチング速度と組み合わせることを可能とする新しい計算アーキテクチャを提供する。 - 特許庁

To provide a new computing architecture which allows combination of the decision-making capability of a machine based on a processor with the number crunching speed of the machine based on a pipeline incorporated to hardware.例文帳に追加

プロセッサに基づくマシンの意思決定を為す能力を、ハードウェアに組み込まれたパイプラインに基づくマシンのナンバークランチング速度と組み合わせることを可能とする新しい計算アーキテクチャを実現する。 - 特許庁

A processor is provided that comprises: a bus which detects whether an architecture event has occurred within a core; and a power unit which executes power sequence in response to the occurrence of the event.例文帳に追加

本発明は、アーキテクチャイベントがコア内で発生したか検出するバスと、前記アーキテクチャイベントの発生に応答して、電力シーケンスを実行させる電力ユニットとを有するプロセッサを提供する。 - 特許庁

To provide a directory architecture for improving the performance of a memory subsystem by using various directory requests in the various coherent states of lines, in particular, in a cache, in relation to a multi-processor data processing system.例文帳に追加

マルチプロセッサ・データ処理システムに関し、特にキャッシュ中のラインの様々なコヒーレンス状態の様々なディレクトリ要求を利用してメモリ・サブシステムの性能を改善したディレクトリ・アーキテクチャを提供する。 - 特許庁

The processor architecture uses a split-instruction transaction so as to supply an extension unit with an operand and an instruction and to retrieve results from the extension unit and supports an electrical interface for coupling a processor core to one or more than one coprocessor extension units executing a computational instruction.例文帳に追加

プロセッサアーキテクチャは、拡張ユニットへオペランド及び命令を供給し且つ拡張ユニットから結果を検索するために分割命令トランズアクションを使用して、プロセッサコアを計算命令を実行する１つ又はそれ以上のコプロセッサ拡張ユニットへ結合させる電気的インターフェースをサポートする。 - 特許庁

The processor operates in a partial emulation model in which source instruction set architecture (ISA) instructions are directly processed in the direct execution mode and translated code generated by an emulation engine is processed in the emulation execution mode.例文帳に追加

プロセッサは、ソース命令セットアーキテクチャ（ＩＳＡ）命令は直接実行モードで直接処理され、エミュレーションエンジンが生成する変換済みコードはエミュレーション実行モードで処理される、という部分的なエミュレーションモデルで動作する。 - 特許庁

Each information processor 30 collects integrated information, and based on the integrated information collected an integrated architecture design support apparatus 10 creates external coordination information and internal coordination information.例文帳に追加

各情報処理装置３０において統合情報を収集し、収集された統合情報に基づいて、統合アーキテクチャ設計支援装置１０が、外部連携情報および内部連携情報を生成する。 - 特許庁

To provide a signal processor capable of reducing unnecessary access waiting time without requiring great reform of architecture or increase in a circuit scale or in a memory cell area for improving signal processing performance when a work memory is shared in the signal processor.例文帳に追加

本発明は、信号処理装置におけるワークメモリの共用に際して、アーキテクチャの大幅な見直しや回路規模或いはメモリセル面積の増大等を招くことなく、不要なアクセス待機時間を低減し、信号処理のパフォーマンスを向上することが可能な信号処理装置を提供することを目的とする。 - 特許庁

The method and apparatus include: translating a software program by page units from a first instruction set architecture (ISA) into a second ISA using one or more processors of a set of the processors of a multi-processor system; and executing the translated software program by using the other dedicated processors of the multi-processor system.例文帳に追加

方法及び装置は、マルチプロセッサシステムのプロセッサのセットのうちの１つ以上のプロセッサを使用して、ソフトウェアプログラムを第１の命令セットアーキテクチャ（ＩＳＡ）から第２のＩＳＡにページ単位で変換し、前記マルチプロセッサシステムその他の専用のプロセッサを使用して前記変換されたソフトウェアプログラムを実行する。 - 特許庁

To provide an information processor, an information processing method and a program therefor capable of realizing easily the optimum security without impairing excellent efficiency and flexibility, in processing for providing a network service by a service directive architecture.例文帳に追加

サービス指向アーキテクチャによるネットワークサービスの提供処理において、その効率の良さ、柔軟性を損うことなく、最適なセキュリティを簡便に実現することができる情報処理装置、情報処理方法及びそのプログラムを提供する。 - 特許庁

To provide the architecture of a ciphering circuit which can be connected to a host system HS that an information processor accommodates and processes various ciphering algorithm at the same time while guaranteeing a certain bit rate for the algorithm.例文帳に追加

情報処理装置が収容するホストシステムＨＳに接続可能であって、各アルゴリズムに対して一定のビットレートを保証しながら、様々な暗号化アルゴリズムを同時に処理する暗号化回路１のアーキテクチャを提供する。 - 特許庁

To provide an improved data processing system architecture reducing waiting time of communication between physically separating processors, reducing bus bandwidth consumption, and releasing the bus bandwidth for a general data transfer between the processor and a hierarchical memory system.例文帳に追加

物理的に離れたプロセッサの間の通信の待ち時間を減らし、バス帯域幅消費を減らし、プロセッサおよび階層メモリ・システムの間の一般データ転送のためにバス帯域幅を解放する、改善されたデータ処理システム・アーキテクチャを提供すること。 - 特許庁

The high-performance superscalar processor architecture has a register file array (554) for storing an execution result of a savable instruction in its completion and a temporary buffer (552) for storing an execution result of non-savable instruction in its completion in order to store execution results from a plurality of functional units.例文帳に追加

複数の機能ユニットからの実行結果をストアするため、完了時に退避可能な命令の実行結果をストアするレジスタファイルアレイ（５５４）と、完了時に退避不可能な命令の実行結果をストアする一時バッファ（５５２）を備える。 - 特許庁

The processor element 12 constituted so as to execute the 32-bit fixed length instruction set architecture has the backward compatibility with the 16-bit fixed length instruction set by converting respective 16-bit instructions into one or plural sequences of 32-bit instructions.例文帳に追加

３２ビット固定長命令セットアーキテクチャを実行するように構成されたプロセッサエレメント１２は、各１６ビット命令を１つ又は複数の３２ビット命令のシーケンスに変換することによって１６ビット固定長命令セットアーキテクチャと後方互換性がある。 - 特許庁

To provide an image processor capable of performing high efficiency image processing while effectively utilizing resources by performing image processing based on various kinds of image processing algorithms with the image processing of an architecture suitable for respective image processing algorithms.例文帳に追加

異なる種類の画像処理アルゴリズムによる画像処理を各々の画像処理アルゴリズムに適したアーキテクチャの画像処理手段によっておこない、リソースを充分に活用した高効率の画像処理をおこなうことができる画像処理装置を提供する。 - 特許庁

The invention comprises data storage means 222a configured to store a plurality of operating systems 223 and a virtual machine monitor application program configured to receive at least one instruction from each of the operating systems 223, communicate with a processor 216a according to the instruction set architecture, and switch operating system access to the processor 216a upon receipt of an electrical signal representing an event.例文帳に追加

各々のオペレーティングシステム２２３から少なくとも一つの指示を受け取って、命令セット・アーキテクチャによってプロセッサ２１６ａと通信して、イベントを表している電気信号を受けると、オペレーティングシステム・アクセスをプロセッサ２１６ａに移すように構成される複数のオペレーティングシステム２２３およびバーチャル・マシン・モニタ・アプリケーション・プログラムを格納するように構成されるデータストレージ手段２２２ａを備える。 - 特許庁

The disclosed multi-thread VLIW architecture uses the parallel processings of programs by issuing many instructions from a single program sequencer by a method similar to that of a single-thread VLIW processor and supports many program sequencers in the same way as making simultaneous multi-thread.例文帳に追加

開示されたマルチスレッドＶＬＩＷアーキテクチャは、単一スレッドＶＬＩＷプロセッサと同様な方法で単一のプログラムシーケンサから多数の命令を発行することによってプログラムの並列処理を使用するとともに、同時マルチスレッド化と同じように多数のプログラムシーケンサをサポートする。 - 特許庁

Moreover, this architecture is mounted with a host interface module for communication between a host processor and a media access control layer, a physical layer interface module for communication between a physical layer and the media access control(MAC) layer, and an inter-module programming interface for communications between the respective operating modules.例文帳に追加

さらに、ホスト・プロセッサとメディア・アクセス制御レイヤとの間の通信のためのホスト・インターフェース・モジュールと、物理レイヤとメディア・アクセス制御レイヤとの間の通信のための物理レイヤ・インターフェース・モジュールと、それぞれのオペレーティング・モジュール間の通信のためのインターモジュール・プログラミング・インターフェースとを実装する。 - 特許庁

Proposed architecture is incorporated as a coprocessor 140 in a digital signal processor(DSP) and assists in the calculation of the total of absolute differences, symmetrical row/column FIR filtration having a down sampling (or up sampling) option, row/column discrete DCT/IDCT, and general algebraic functions.例文帳に追加

提案されるアーキテクチャは、コプロセッサ１４０としてディジタル信号プロセッサ（ＤＳＰ）に組み込まれて、絶対差分の合計の計算，ダウンサンプリング（またはアップサンプリング）オプションを持つ対称行／列ＦＩＲ濾波，行／列離散ＤＣＴ／ＩＤＣＴおよび一般代数機能をアシストする。 - 特許庁

The processor (80) of the system (5) further decides a positive signal boundary (580) and a negative boundary (580) at each spectral line of the Doppler data, a display architecture (120) processes the signal boundary data and displays a spectral trace corresponding to the edge of the spectral line.例文帳に追加

超音波システム（５）のデータ・プロセッサ（８０）はさらに、ドプラ・データの各スペクトル線ごとに正の信号境界（５８０）と負の信号境界（５８０）を決定し、また表示アーキテクチャ（１２０）はこの信号境界データを処理してスペクトル線のエッジに対応したスペクトル・トレースを表示する。 - 特許庁

The method (and a system), for executing a mutiprocessor program created for a target instruction set architecture on a host computing system having a plurality of processors designed for processing an instruction of second instruction set architecture, includes a step which expresses each part of a program designed for being operated on one processor of a target computing system as one or two or more program threads to be executed on a host computing system.例文帳に追加

第２の命令セット・アーキテクチャの命令を処理するように設計された複数のプロセッサを有するホスト・コンピューティング・システム上でターゲット命令セット・アーキテクチャ用に作成されたマルチプロセッサ・プログラムを実行するための方法（およびシステム）は、ターゲット・コンピューティング・システムの１つのプロセッサ上で動作するように設計されたプログラムの各部分を、ホスト・コンピューティング・システム上で実行すべき１つまたは複数のプログラム・スレッドとして表現するステップを含む。 - 特許庁

Before making a financial transaction, the financial account holder starts an authentication session with a financial agency business department by gaining access to a financial agency business department central processor (CPU) and a DB, arranged in the embedded privacy and security layer(EPSL) architecture having an automated 'clock control' AAA session, via a dedicated communication network.例文帳に追加

金融取引の前に、金融口座保持者は、専用通信回線を利用して、自動化された「クロック制御」ＡＡＡセッションをもつ組み込み式プライバシー＆セキュリティ・レイヤ（ＥＰＳＬ）アーキテクチャに配置された金融機関事務部門中央処理装置（ＣＰＵ）及びデータベース（ｄＢ）にアクセスすることにより、金融機関事務部門と認証セッションを開始する。 - 特許庁

The processor adopting the VLIW architecture is provided with: an instruction analysis means having a plurality of debugging instruction detection means of the same number as that of instructions allowed to be performed in parallel; and an instruction canceling means for canceling the performance of an instruction included in the same performance unit as a debugging instruction and arranged on an address of a higher rank than the debugging instruction when the debugging instruction is detected.例文帳に追加

ＶＬＩＷアーキテクチャを採用したプロセッサに、並列実行が可能な命令数と同じ数のデバッグ命令検出手段を備える命令解析手段と、デバッグ命令が検出された際に、デバッグ命令と同一の実行単位に含まれ且つ前記デバッグ命令より高位のアドレスに配置されている命令の実行を取り消す命令取消手段を備えたことを特徴とする。 - 特許庁

The processor adopting the VLIW architecture is provided with an instruction analysis means including a plurality of debugging instruction detection means corresponding to the same number as the number of instructions allowed to be performed in parallel, and an instruction canceling means for canceling the performance of an instruction included in the same performance unit as a debugging instruction and arranged on an address higher than the debugging instruction when the debugging instruction is detected.例文帳に追加

ＶＬＩＷアーキテクチャを採用したプロセッサに、並列実行が可能な命令数と同じ数のデバッグ命令検出手段を備える命令解析手段と、デバッグ命令が検出された際に、デバッグ命令と同一の実行単位に含まれ且つ前記デバッグ命令より高位のアドレスに配置されている命令の実行を取り消す命令取消手段を備えたことを特徴とする。 - 特許庁

A parallel array architecture for a graphics processor includes: a multithreaded core array including a plurality of processing clusters, each processing cluster including at least one processing core for executing a pixel shader program that generates pixel data from coverage data; a rasterizer for generating coverage data for each of a plurality of pixels; and pixel distribution logic for distributing the coverage data from the rasterizer to one of the processing clusters in the multithreaded core array.例文帳に追加

グラフィックスプロセッサの並列アレイアーキテクチャは、複数の処理クラスタを含み、各処理クラスタがカバレッジデータから画素データを生成するピクセルシェーダープログラムを実行する少なくとも１個の処理コアを含む、マルチスレッド型コアアレイと、複数の画素のうちの１画素毎にカバレッジデータを生成するラスタライザと、ラスタライザからマルチスレッド型コアアレイ中の処理クラスタのうちの１つにカバレッジデータを配信する画素分配ロジックとを含む。 - 特許庁