「processor cycle」に関連した英語例文の一覧と使い方(3ページ目) - Weblio英語例文検索

A transfer 1 which transfers a suction nozzle 10 holding a semiconductor element S while repeating a cycle of advancing and stopping it and a processor 2 which is provided to the stopping position of the suction nozzle 10 and conducts operation processing on the semiconductor element S, are provided.例文帳に追加

半導体素子Ｓを保持する吸着ノズル１０を進行及び停止させるサイクルを繰り返しながら搬送する搬送部１、吸着ノズル１０の停止位置に設けられ、半導体素子Ｓに工程処理を施す処理部２を有する。 - 特許庁

If the number of coded data in the buffer 34 tends to decrease below the standard number of stored data successively a specified number of times, it regards the buffer underflowing and instructs a processor 35 to interrupt the operation for at least one cycle in a reproducing period.例文帳に追加

また、バッファ３４内の符号化データ数が所定回連続して前記標準データ格納数より減少傾向である場合は、アンダーフロー傾向にあると判断し、処理部３５に、前記再生周期の少なくとも１周期分、動作を中断させる。 - 特許庁

The server node 20 comprises a processor for reducing power consumption of the sensor devices by controlling to reduce the transmission from the sensor devices 10 according to the cycle of detection data request from the external applications 31, 32, 33, etc.例文帳に追加

サーバノード２０には、外部アプリケーション３１・３２・３３…からの検知データ要求の周期に応じてセンサデバイス１０からの送信を減らすように制御することにより、センサデバイス１０の電力消費量を低減するプロセッサが設けられている。 - 特許庁

To quickly and highly accurately execute input/output between input simulation and an external model through an interruption, a bus, or the like at a cycle level in a simulation model of a processor which is provided with a plurality of instruction sets for executing a program by three and more pipeline stages.例文帳に追加

プログラムを３段以上のパイプラインステージにより実行する複数の命令セットを備えたプロセッサのシミュレーションモデルにおいて、命令シミュレーションと割り込みやバスなどを介した外部モデルとの入出力をサイクルレベルで高速かつ高精度に実行する。 - 特許庁

Branching prediction mechanism 150-1, 150-2 in a data processor capable of issuing plural instructions in one cycle predict establishment/failure of branching and detect deviation of the branching direction when branching records of branching instructions to be indicated by instruction addresses of instruction address counters 100-1, 100-2 exist.例文帳に追加

１サイクルに複数の命令を発行し得るデータ処理装置における分岐予測機構150-1,150-2 は、命令アドレスカウンタ100-1,100-2 の命令アドレスが示す分岐命令の分岐履歴が存在する場合、分岐の成立／不成立を予測すると共に分岐方向の偏りを検出する。 - 特許庁

To provide a data processor allowing reading or writing of data with a combination of optional addresses in one processing cycle regardless of arrangement of the image data after rearrangement by using a multiport memory to heighten flexibility of the data to be read or written.例文帳に追加

マルチポートメモリを使用することによって読出し、または書込みされるデータの自由度を高め、並び替え後の画像データの配列によらず、１回の処理サイクルで任意のアドレスの組合せでデータを読出す、あるいは書込むことが可能なデータ処理装置を提供する。 - 特許庁

A threshold discrimination circuit 12 compares the distance to the closest obstacle with a threshold and changes the sampling frequency of the A/D converter 9 for the beat signal of the next cycle and the number of FFT points used by the frequency analysis processor 10.例文帳に追加

閾値判別回路１２が最も近い障害物までの距離と閾値とを比較し、次のサイクルのビート信号に対するA/D変換器９のサンプリング周波数と、周波数解析処理器１０で用いるＦＦＴポイント数とを変更させる。 - 特許庁

A digital signal D_-2 generated by a CPU10 is converted into an analog signal A_-2 having a voltage level corresponding to a 8 bit value within one cock cycle by a D/A converting circuit 11, and then transmitted through a signal line 31 to a signal processor 3.例文帳に追加

ＣＰＵ１０が生成したデジタル信号Ｄ＿２が、ＤＡ変換回路１１で８ビットの値に応じた電圧レベルを１クロックサイクル内に持つアナログ信号Ａ＿２に変換された後に、信号線３１を介して信号処理装置３に送信される。 - 特許庁

A semiconductor integrated circuit sets priority to the plurality of processors, measures a waiting cycle occurring within a memory I/F 400 for each of the plurality of processors, and controls an access to the memory for each of the plurality of processors by using an arbiter 200 on the basis of the measured value so that a request from a processor of lower priority is not received.例文帳に追加

複数のプロセッサに優先度を設定し、複数のプロセッサの夫々についてメモリＩ／Ｆ内で発生した待ちサイクルを計測し、計測した値に基づき優先度の低いプロセッサからの要求を受理しないようにアービタを用いて複数のプロセッサ毎のメモリへのアクセスを制御することとした。 - 特許庁

A PCI bus monitor circuit 200 monitors the target address of a command performed on the PCI bus 10 and the target operation signals a20 to d50 from the PCI devices a100 to d130 and sends an error report signal 210 to the processor part 1 if multiple PCI target devices respond in one PCI cycle.例文帳に追加

ＰＣＩバス監視回路２００は、ＰＣＩバス１０上で実行されるコマンドのターゲットアドレスおよび複数のＰＣＩデバイスａ１００〜ｄ１３０からのターゲット動作信号ａ２０〜ｄ５０を監視し、１つのＰＣＩサイクルに対して複数のＰＣＩターゲットデバイスが応答した場合にプロセッサ部１にエラー報告信号２１０を上げる。 - 特許庁

In the processor including a master cue 120 and a slave cue 122, when an instruction within the master cue is selected and a flag 124 showing that the instruction is stored in the slave cue is raised at the time of access thereto for issuing, the instruction in the slave cue is issued in the next cycle through a latch 126.例文帳に追加

マスターキュー（１２０）とスレーブキュー（１２２）を備えたプロセッサにおいて、マスターキュー内の命令が選択され、発行のためにアクセスされる際、スレーブキューに命令が格納されていることを示すフラグ（１２４）が立っていた場合、ラッチ（１２６）を介して次のサイクルでスレーブキュー内の命令が発行される。 - 特許庁

A communication bridge between a communications network configured for communications according to a first protocol and a remote system configured for communications according to a first protocol includes a first interface configured for coupling to the communications network, a second interface configured for coupling to the remote system, and a digital signal processor (DSP) configured to process multiple operations per instruction cycle.例文帳に追加

第１プロトコルによる通信に対し構成された通信ネットワークと、第１プロトコルによる通信に対し構成されたリモート・システムとの間の通信ブリッジは、通信ネットワークに結合する第１インターフェースと、リモート・システムに結合する第２インターフェースと、命令サイクル当たり多数の動作を処理するディジタル信号プロセッサ（ＤＳＰ）とを含む。 - 特許庁

The processor 11 time serially links the body temperature detection data D1 for several days to generate body temperature data sequences O and uses the body temperature data sequences O to construct a hidden Markov model HMM having two hidden states corresponding to a low temperature phase q_1 and a high temperature phase q_2 in the menstrual cycle.例文帳に追加

そして、処理装置１１は、複数日分の体温検出データＤ1を時系列に連結して体温データ系列Ｏを生成すると共に、この体温データ系列Ｏを用いて月経周期における低温相ｑ_1および高温相ｑ_2に対応する２つの隠れ状態をもった隠れマルコフモデルＨＭＭを構築する。 - 特許庁

The method comprises a step for generating an interrupt signal that is synchronized with one zero crossing of every ring cycle of the ring signal, and a step for causing the auxiliary processor means to count a predetermined number of zero crosses and then turn the ring signal off whereby obtaining an accurate distinctive ring cadence.例文帳に追加

前記呼出し音信号の呼出し音サイクルごとの１つのゼロクロッシングと同期した割込み信号を発生するステップと、前記補助プロセッサ手段に、ゼロクロッシングの所定の数を計数させ、次いで、前記呼出し音信号をオフにするステップを含み、これにより、正確な示差的呼出し音の調子が得られる。 - 特許庁

To provide a knock sensor signal processor in the form of transmitting each A/D conversion value from a first device which A/D converts a knock sensor signal every certain time T to a second device which gives digital filter processing to each A/D conversion value via serial communication while suppressing noises resulting from the communication even when a A/D conversion cycle for the knock sensor signal is set to be shorter.例文帳に追加

ノックセンサ信号を一定時間Ｔ毎にＡ／Ｄ変換する第１装置から、その各Ａ／Ｄ変換値に対してデジタルフィルタ処理を行う第２装置へ、シリアル通信により各Ａ／Ｄ変換値を送信する形態のノックセンサ信号処理装置において、ノックセンサ信号のＡ／Ｄ変換周期を短く設定しても、通信に起因するノイズの発生を抑制可能にする。 - 特許庁

To solve the problem that it is necessary to update the number of MAXSTEP indicating a transition timing to the next processing each time the cycle of an output signal is changed for switching processing based on the result of the comparison of the number of steps of a master clock being the reference of a processing operation with the number of the MAXSTEP in a conventional signal processor, and that it is difficult to execute the update processing.例文帳に追加

従来の信号処理装置では処理動作の基準となるマスタークロックのステップ数と、次処理への移行タイミングを表すMAXSTEP数とを比較し、その結果に基づいて処理の切り替えを行うため、出力信号の周期が変わるたびに前記MAXSTEP数の更新が必要であり、更新処理が困難であるといった課題を有する。 - 特許庁

The data processor 3 is an NMS managed by SNMP and is provided with a communication line state management means 321 for confirming the validity of the plural communication routes (communication route to the agent through the transmission lines 1 and 2 is decided) by sequentially issuing a test command message through the plural communication routes to the agents in each cycle set beforehand.例文帳に追加

データ処理装置３は、ＳＮＭＰで管理されるＮＭＳであって、予め設定された周期毎にエージェントに試験コマンドメッセージを複数の通信ルートを介して順々に発行することにより複数の通信ルート（伝送路１，２を介してエージェントへの通信ルートを決める）の有効性を確認する通信路状態管理手段３２１を有することを特徴とする。 - 特許庁

Support for a plurality of extension units and/or a plurality of execution pipes within each extension unit, multi-cycle execution latencies and different execution latencies between or within the extension units, extension instruction predicates, and for handling result save/restore on the processor core install and the interrupt is included.例文帳に追加

複数個の拡張ユニット及び／又は各拡張ユニット内の複数個の実行パイプ、マルチサイクル実行レイテンシー及び拡張ユニット間又はその中における異なる実行レイテンシー、拡張ユニット命令述語、及びプロセッサコアストール及びインタラプトに関する結果保存／回復を取扱うためのサポートが包含されている。 - 特許庁

The fast Fourier transformation (FFT) processor performs twice radix-2 butterfly computation for every one clock cycle to a pair of data of N points which is classified by a parity value obtained from an index value of input data in each computing step and stored in two single port memories, stores an computing result in the two single port memories to perform FFT operation.例文帳に追加

それぞれの演算段階で入力データのインデックス値から得られるパリティ値によって分類されて２個のシングルポートメモリに保存されたＮポイントのデータ対に対して一つのクロックサイクルごとに２回のｒａｄｉｘ−２ バタフライ演算を行ってその演算結果を２個のシングルポートメモリに保存することによって、ＦＦＴ演算を行う高速フーリエ変換（ＦＦＴ）プロセッサ。 - 特許庁

In addition to this main feedback loop, the control system is provided with a loop for getting a time constant τ corresponding to a torque deviation ΔT at the timing of each control operation cycle by using a table 86 which shows the relation of the time constant τ to the torque deviation ΔT, and applying the response property 88 of the primary delay based on the time constant τ to a primary delay processor 74.例文帳に追加

このメインフィードバックループに加え、トルク偏差ΔＴに対する時定数τの関係を示すテーブル８６を用いて、各制御演算周期のタイミングにおけるトルク偏差ΔＴに対応する時定数τを求め、その時定数τに基づく１次遅れの応答特性８８を１次遅れ処理部７４に適用するループが設けられる。 - 特許庁

This data processor allowing access to a plurality of pieces of the data stored in the multiport memory 105 in one cycle is provided with: a writing register 303 and a reading register 305 acquiring a plurality of second addresses applied with an operation to an acquired first address; and an adder 301 performing an operation of each of the plurality of second addresses and the first address to generate a plurality of third addresses.例文帳に追加

マルチポートメモリ１０５されている複数のデータに対し、１回のサイクルでアクセスすることが可能なデータ処理装置において、取得された第１アドレスと演算される第２アドレスを複数取得する書込レジスタ３０３、読出レジスタ３０５、複数の第２アドレスの各々と第１アドレスとを演算し、複数の第３アドレスを生成する加算器３０１を設ける。 - 特許庁