「reference clock」に関連した英語例文の一覧と使い方(4ページ目) - Weblio英語例文検索

The time digital converter 13 receives the reference clock signal REF and the low frequency clock signal CLKA.例文帳に追加

時間デジタル変換器１３は、参照クロック信号ＲＥＦと低周波クロック信号ＣＬＫＡとを受ける。 - 特許庁

Moreover, highly accurate recording is realized by using the above clock as a reference clock when recording.例文帳に追加

さらに上記クロックを記録時の基準クロックとして使用することにより高精度な記録を実現する。 - 特許庁

Accordingly, the average frequency of the clock signal is set arbitrarily independently of the reference clock.例文帳に追加

従って、クロック信号の平均周波数を基準クロックとは独立に任意に設定することができる。 - 特許庁

The inverter circuit 21 generates a first inverted clock signal obtained by inverting a reference clock signal GCLK.例文帳に追加

インバータ回路２１は、基準クロック信号ＧＣＬＫを反転させ第１反転クロック信号を生成する。 - 特許庁

A game data distribution device 100 uses an own clock generating section 180, a clock selection section 160 and a clock generating section 120 to generate a reference clock that is a reference signal for synchronization, uses a clock/data superimposing section 170 to superimpose the reference clock onto game data and distributes the result to a game device 200 as distribution data.例文帳に追加

ゲームデータ配信装置１００において、自クロック生成部１８０、クロック選択部１６０およびクロック生成部１２０を用いて同期の基準となる基準クロックを生成し、クロック・データ重畳部１７０を用いて基準クロックとゲームデータを重畳させ、配信データとしてゲーム装置２００に配信する。 - 特許庁

The LSI (11) outputs a reference clock (RCK) and a feedback clock (FCK2) to the PLL circuit (7).例文帳に追加

ＬＳＩ（１１）は、リファレンスクロック（ＲＣＫ）とフィードバッククロック（ＦＣＫ２）とをＰＬＬ回路（７）に出力する。 - 特許庁

A clock generating means 121 generates a reference clock signal from a wobble signal obtained from a disk.例文帳に追加

クロック生成手段１２１は、ディスクから得られたウォブル信号から基準クロック信号を生成する。 - 特許庁

To easily detect an abnormality of a reference clock signal (system clock) in an integrated circuit in a short time.例文帳に追加

集積回路における基準クロック信号（システムクロック）の異常を短時間で容易に検出可能にする。 - 特許庁

The input of the synchronous clock generating circuit 16, the input of the divider 13 for counting the reference clock, the reference clock output from the oscillating circuit, or the clock output obtained by 1/2-dividing the reference clock by the 1/2 dividing circuit 12 or arranged mutually adjacently.例文帳に追加

また、同期クロック生成回路１６の入力と、基準クロックをカウントする分周器１３の入力と、発振回路１１からの基準クロック出力、または１／２分周回路１２で基準クロックを１／２分周したクロック出力とを、互いに直近に配置する。 - 特許庁

A frequency multiplication circuit 8 sequentially measures cycle of reference clock signal PCK by using a clock signal for measurement generated inside and generates multiplication clock signal POUT by using the cycle data while the reference clock signal PCK is input from the reference clock oscillation circuit 6.例文帳に追加

周波数逓倍回路８は、基準クロック発振回路６から基準クロック信号ＰＣＫが入力されている期間、内部で生成した計測用クロック信号を用いて基準クロック信号ＰＣＫの周期を逐次計測し、その周期データを用いて逓倍クロック信号ＰＯＵＴ を生成する。 - 特許庁

A servo controller 140 copies a reference servo pattern and a reference clock pattern onto a surface 1B of a disk 1 by using a reference servo pattern and a reference clock pattern previously recorded on the other surface 1A.例文帳に追加

サーボコントローラ１４０は、ディスク１の一方面１Ａ上に予め記録された基準サーボパターン及び基準クロックパターンを利用して、他方面１Ｂ上に基準サーボパターン及び基準クロックパターンをコピーする。 - 特許庁

The OLT9 has a clock reception and distribution part 15 which receives the reference clock signal for synchronization generated by a reference clock source 7 on the station side, generates a clock signal with predetermined frequency synchronized with the reference clock signal for synchronization and distributes the clock signal and a PON interface part 16 which generates a transmission signal synchronized with the clock signal distributed from the clock reception and distribution part 15.例文帳に追加

ＯＬＴ９は、局側の基準クロック源７で生成された同期用基準クロック信号を受信し、同期用基準クロック信号に同期した所定の周波数を有するクロック信号を生成し、分配するクロック受信分配部１５と、クロック受信分配部１５から分配されたクロック信号に同期した送信信号を生成するＰＯＮインタフェース部１６とを備える。 - 特許庁

A clock generating means 21 generates a double speed clock signal of a double-frequency of a clock signal to be reference of a system operation.例文帳に追加

クロック生成手段２１では、システムの動作の基準となるクロック信号の２倍の周波数の倍速クロック信号を生成する。 - 特許庁

To provide a low-cost clock synchronous circuit for generating a reference clock signal and an unsynchronized output clock signal and to provide its method.例文帳に追加

基準クロック信号と同期のとれた出力クロック信号を発生する低コストのクロック同期回路及び方法を提供する。 - 特許庁

To generate an in-device clock synchronized with a reference clock signal without interruption even when a clock supply cable is disconnected by mistake.例文帳に追加

クロック供給用のケーブルが誤って抜かれたとしても、常に基準クロック信号に同期した装置内クロックを生成できるようにする。 - 特許庁

A counter 15 divides the frequency of the clock signal CLK1 to create a reference clock signal CLK2 based on the clock signal CLK1.例文帳に追加

カウンタ１５は、クロック信号ＣＬＫ１を分周することにより、クロック信号ＣＬＫ１から基準クロック信号ＣＬＫ２を作成する。 - 特許庁

The clock signal generator includes an additional logic circuit without being recognized as a terminal of the reference clock signal when the clock tree is composed.例文帳に追加

クロック信号発生器はクロックツリーが合成される時、基準クロック信号の終端として認識されない付加ロジック回路を含む。 - 特許庁

To provide a clock-regenerating circuit generating an internal clock signal which is stably synchronized in phase with an external clock or reference clock signal, even if operation environment changes.例文帳に追加

動作環境変動時においても安定に外部クロック信号または参照クロック信号に位相同期した内部クロック信号を生成するクロック再生回路を提供する。 - 特許庁

To automatically determine a desired clock and to supply a clock synchronized with a clock received from a transmission path as a reference clock to an optical receiver.例文帳に追加

自動的に所望のクロックを決定し、伝送路より受信したクロックに対して同期したクロックを光受信器へのリファレンスクロックとして供給することを目的とする。 - 特許庁

To obtain the most suitable driving timing pulse independently of the duty of a reference clock.例文帳に追加

基準クロックのデューティに拘わらず最適な駆動タイミングパルスを得る。 - 特許庁

The reference clock CKg from a reference clock generating circuit 7 is divided by a plurality of dividing circuits FD_1, FD_2,... and divided clocks CK_d1, CK_d2,... are obtained.例文帳に追加

基準クロック発生回路７からの基準クロックＣＫg を複数の分周回路ＦＤ1 ・ＦＤ2 …で分周して、分周クロックＣＫd1・ＣＫd2…を得る。 - 特許庁

Compensation information of a timestamp is generated by comparing the common reference clock information with the reference clock of each data stream by a compensation information generating part 1006.例文帳に追加

補正情報生成部は、共通基準クロック情報と、各データストリームの基準クロックを比較しタイムスタンプの補正情報を生成する。 - 特許庁

Then as a result of comparison, when the phase of the input reference clock is led or lagged by a prescribed range or over, an adjusted reference clock resulting from adjusting the input reference clock is outputted to a phase comparator 20.例文帳に追加

そして、比較の結果、入力基準クロックの位相が所定の範囲以上進んだり遅れたりしていた場合には、入力基準クロックを調整した調整基準クロックを位相比較器２０に出力する。 - 特許庁

In the case of restarting the reference clock with the frequency changed, one of the reference clock and the output of the voltage-controlled oscillator is masked for a prescribed fixed period according to the changed frequency of the reference clock.例文帳に追加

一方、基準クロックの周波数を変更して再開させる場合には、基準クロックの変更後の周波数に応じて、基準クロックまたは電圧制御発振器の出力の一方を所定の一定時間マスクする。 - 特許庁

A timing calculation section 18 obtains performance information from a performance information acquiring section 12, and obtains the reference clock from the reference clock generation section 17.例文帳に追加

タイミング計算部１８は、演奏情報取得部１２から演奏情報を取得し、基準クロック生成部１７から基準クロックを取得する。 - 特許庁

This magnetic reproducing device is provided with a counter reset based on a reference clock F and self-reset at least once in the period of the reference clock.例文帳に追加

磁気再生装置は、基準クロックＦによってリセットされ、その基準クロック間に少なくとも１回は自己リセットされるカウンタを備える。 - 特許庁

The parser extracts the clock reference information from the data stream.例文帳に追加

パーサーは、データストリームから時刻基準参照値情報を抽出する。 - 特許庁

Then a timing correcting circuit 104 generates the 2nd reference clock by using the error signal and 1st reference clock.例文帳に追加

そして、タイミング補正回路１０４にて、上記誤差情報と第１の基準クロックを用いて、第２の基準クロックを生成するようにしたものである。 - 特許庁

REFERENCE CLOCK SUPPLYING DEVICE AND TERMINAL EQUIPMENT FOR MOBILE OBJECT USING THE SAME例文帳に追加

基準クロック供給装置及びそれを用いた移動体端末装置 - 特許庁

Furthermore, the reference operating clock is frequency-divided in the module that has received the reference operating clock, and then transmitted to another module, thereby shortening a signal line length itself to be used for transmitting/receiving the reference operating clock between modules, so that occurrence of noise is suppressed.例文帳に追加

また、該基準動作クロックを受けたモジュールで分周した後、他のモジュールに送信することでモジュール間での基準動作クロックの送受信に用いる信号線長自体を短縮し、ノイズの発生を抑止する。 - 特許庁

To provide a frequency correction method for a reference clock, capable of suppressing increase of cost, and generating the reference clock of always stabilized frequency.例文帳に追加

コストアップを抑制し、常に安定した周波数の基準クロックを生成することができる基準クロックの周波数補正方法を提供する。 - 特許庁

The harmonic lock detector compares the positive edge of a reference clock with the positive edges of the plurality of delayed clocks delayed from the reference clock, and detects whether or not the positive edges deviate from one cycle of the reference clock.例文帳に追加

ハーモニックロック検出器では基準クロックと基準クロックから遅延された複数個の遅延クロックの立ち上がりエッジを比較してこれらの立ち上がりエッジが基準クロックの１周期から離れた場合を検出する。 - 特許庁

COMMUNICATION SYSTEM, BASE STATION DEVICE, REFERENCE CLOCK GENERATION CIRCUIT, AND SYNCHRONIZATION METHOD例文帳に追加

通信システム、基地局装置、基準クロック生成回路および同期方法 - 特許庁

A bus reference clock with 24.576 MHz for the 1394 serial bus 12, 18 is synchronized with an ATM reference clock of 8 kHz of the ATM network 15.例文帳に追加

１３９４シリアルバス１２と１３９４シリアルバス１８の２４．５７６MHzのバスリファレンスクロックは、ATMネットワーク１５の８KHzのATMリファレンスクロックに同期される。 - 特許庁

A phase comparator 10 performs phase comparison by comparing a reference clock counter value obtained by counting a reference clock with a reproduction clock step value addition result obtained by adding a supplied reproduction clock step value and latching at the timing of reproduction clock thus detecting a phase error.例文帳に追加

位相比較部１０は基準クロックをカウントした基準クロックカウンタ値と、供給された再生クロックステップ値を加算して再生クロックのタイミングでラッチした再生クロックステップ値加算結果との位相比較を行い、位相誤差を検出する。 - 特許庁

A clock delay section 61 generates four kinds of clocks having different phases from a reference clock generated by a reference clock generating section 60 and a clock selector 62 selects one clock from among the four kinds of clocks in accordance with the low-order bit of digital video signals.例文帳に追加

基準クロック発生部６０が発生した基準クロックから位相の異なる４種類のクロックをクロックディレイ部６１が発生し、クロックセレクタ６２がディジタル映像信号の下位ビットに応じて４種類のクロックの中から１つのクロックを選択する。 - 特許庁

A phase locked oscillator 15b of a slave station B generates a slave clock (b) synchronized with the phase varied reference clock (a) (reference clock (a)+ Δf) and transmits the slave clock to the master station 10A via the transmission line 20a.例文帳に追加

従属局Ｂの位相同期発振器１５ｂは、該位相変動した基準クロックａ（基準クロックａ＋Δｆ）に同期した従属クロックｂを生成し、これを伝送路２０ａを介して主局１０Ａに伝送する。 - 特許庁

In the analog PLL circuit 130, feedback control is performed so that the comparative clock signal is synchronized with a reference clock signal, and an audio clock signal is generated by multiplying or frequency-dividing the reference clock signal.例文帳に追加

アナログＰＬＬ回路１３０では、前記比較クロック信号と基準クロック信号とが同期するようにフィードバック制御が行われ、前記基準クロック信号が逓倍または分周されたオーディオクロック信号が生成される。 - 特許庁

To provide a DLL circuit for producing a multiphase clock using a voltage controlled oscillator, selecting one of the multiphase clock synchronized to a reference clock, and providing the selected clock as a delayed clock.例文帳に追加

本発明は、電圧制御発振部を用いて多相クロックを生成し、そのうちで基準クロックに同期されるクロックを選択して、遅延クロックとして提供するＤＬＬ回路を提供する。 - 特許庁

To provide a clock generation circuit and a clock generation method which can generate a spectrum spread clock, and control a high precision phase of a reference clock signal and an output clock signal.例文帳に追加

スペクトラム拡散クロックを発生し、参照クロック信号及び出力クロック信号の高精度な位相の制御を行うことが可能なクロック発生回路及びクロック発生方法を提供すること。 - 特許庁

In a device for generating a clock signal having a desired phase from input multi-phase clock signals, an intermediate clock generator (11) generates, by using one of the input multi-phase clock signals as a reference clock signal, multi-phase intermediate clock signals in which one cycle is equal to a plurality of cycles of the reference clock signal.例文帳に追加

入力された多相クロック信号から所望の位相のクロック信号を生成する装置において、中間クロック生成器（１１）は、多相クロック信号のいずれか一つを基準クロック信号として、基準クロック信号の複数周期を１周期とする多相中間クロック信号を生成する。 - 特許庁

The clock synchronizing system includes a phase-locked loop circuit for generating a multiplication clock on the basis of a reference clock, a frequency dividing circuit for generating a frequency dividing clock on the basis of the multiplication clock and a frame pulse generating circuit for generating a frame pulse by frequency-dividing the reference clock, wherein the frequency dividing clock is phase-locked by the frame pulse.例文帳に追加

基準クロックに基づき逓倍クロックを生成する位相同期回路と、逓倍クロックに基づき分周クロックを生成する分周回路と、基準クロックを分周してフレームパルスを生成するフレームパルス生成回路とを備え、前記分周クロックは前記フレームパルスにより位相同期化がなされることを特徴とする。 - 特許庁

A clock generation circuit 100 receives the input of a reference clock with a period T and outputs a plurality of partial clocks 11-11n each with a phase difference which is an integer multiple of the reference clock.例文帳に追加

クロック生成回路１００は周期Ｔの基準クロックを入力とし、それぞれ基準クロックの整数倍の位相差をもつ複数の部分クロック１１〜１ｎを出力する。 - 特許庁

The clock supply unit employs a reference clock 22 and is provided with a means that matches a phase of the signals fed to the modulators with a phase of a copy of the reference clock for each modulator.例文帳に追加

クロック供給ユニットは、基準クロック２２を含み、また各変調器に対して、変調器に送られる信号と基準クロックのコピーとを位相合わせする手段を備える。 - 特許庁

To decide the stability of a clock output signal from a PLL circuit which is operated in synchronization with a reference clock signal even when the reference clock signal is in an unstable state when a system is started.例文帳に追加

システム起動時の基準クロック信号が不安定な状態であっても、基準クロック信号に同期して動作するＰＬＬ回路のクロック出力信号の安定度を判定可能にする。 - 特許庁