「transfer bus」に関連した英語例文の一覧と使い方(23ページ目) - Weblio英語例文検索

This processor is provided with a plurality of processor elements 3a, provided with a plurality of registers 31b which store data to be subjected to arithmetic processing and also data that have been subjected to arithmetic processing, a data transfer bus 41d connected to each of the elements 3a, and register controllers 31a, giving a read or write signal to the registers 31b.例文帳に追加

演算処理されるデータを保持するとともに演算処理されたデータを保持するレジスタ３１ｂを複数備える複数のプロセッサエレメント３ａと、プロセッサエレメント３ａそれぞれに接続されるデータ転送バス４１ｄと、リード信号或いはライト信号をレジスタ３１ｂに与えるレジスタコントローラ３１ａと、を備える。 - 特許庁

A CMOS image sensor 10 includes a plurality of pixels 12 each for converting the amount of an incident light into an analog electrical signal, an analog digital converter (ADC) 20, a transfer control circuit for transferring an analog signal from the pixel into the ADC, and an output control circuit for outputting a digital signal after the conversion by the ADC to an output bus.例文帳に追加

入射光量をアナログ電気信号に変換する複数の画素１２と、アナログ・デジタル・コンバータ（ＡＤＣ）２０と、画素からＡＤＣへアナログ信号を転送する転送制御回路と、ＡＤＣによる変換後のデジタル信号を出力バス上へ出力させる出力制御回路とを備えたＣＭＯＳイメージセンサ１０である。 - 特許庁

This buffer management system contains a host CPU 2 operating by program control, other devices 3 and 4, a communication controller 1 and a system bus 5 connecting respective devices and used to transfer information, and the communication controller 1 comprises an MPU 10, a main memory 12, a buffer memory 13, a DMAC 11, and communication control LSIs 14.例文帳に追加

プログラム制御により動作する上位ＣＰＵ２と、他装置３、４と、通信制御装置１と、各装置間を接続し情報転送に使用されるシステムバス５とを具備し、通信制御装置１は、ＭＰＵ１０と、主メモリ１２と、バッファメモリ１３と、ＤＭＡＣ１１と、通信制御ＬＳＩ１４とにより構成される。 - 特許庁

To solve the problem in a process of transferring data from an image processing circuit A to an image processing circuit B wherein the image data may be held in a write buffer in a bus bridge when the image processing circuit A completes transfer of data and notifies the fact to the image processing circuit B, so that the data read by the image processing circuit B may be invalid.例文帳に追加

課題は画像処理回路Ａから画像処理回路Ｂへデータを受け渡すプロセスにおいて、画像処理回路Ａが画像を転送し終えて画像処理回路Ｂへ通知した時点で画像データはバスブリッジ内のライトバッファに保持されたままである可能性があり、画像処理回路Bが画像データをリードした時点でのデータは無効となることである。 - 特許庁

A memory controller 17 controls LM-banks 0 to 3(12 to 15) and a switching network 16 so that all communication is enabled when free bank information which is not used by a PE11 to be output from a PE controller 19 coincides with use bank information to be used for data transfer to be output from a bus controller 18.例文帳に追加

メモリコントローラ１７は、ＰＥコントローラ１９から出力されるＰＥ１１が使用しない空きバンク情報と、バスコントローラ１８から出力されるデータ転送に使用される使用バンク情報とが一致する場合に、全ての通信が可能となるようにＬＭ−バンク０〜３（１２〜１５）およびスイッチングネットワーク１６を制御する。 - 特許庁

This device comprises the plurality of ASICs 2, 3 connected to different power sources, respectively, the high-speed serial interface 4 comprising the AC coupling to connect the plurality of ASICs in order to transfer images among the plurality of ASICs, and a means for blocking bus control among the plurality of ASICs according to a plurality of power saving modes and turning off power of the plurality of ASICs.例文帳に追加

異なる電源にそれぞれ接続された複数のＡＳＩＣ２、ＡＳＩＣ３と、前記複数のＡＳＩＣの間で画像転送を行うため、複数のＡＳＩＣを接続するＡＣカップリングを備えた高速シリアルインターフェース４と、複数の省エネモードに応じて前記複数のＡＳＩＣ間のバス制御を遮断し、複数のＡＳＩＣの電源をＯＦＦとする手段とを備える。 - 特許庁

The multiple-length arithmetic circuit is a bus master module for performing an addressing operation for itself and maybe operated by receiving the setting of the control data from the CPU, and the CPU does not have to repeatedly perform a data transfer instruction, an addition/subtraction instruction, etc., and can fast perform an operation of multiple-length data to be needed in elliptic curve cryptography, etc.例文帳に追加

多倍長演算回路は、自らアドレシング動作を行うバスマスタモジュールであり、ＣＰＵから制御データの設定を受けて動作すればよく、ＣＰＵはデータ転送命令及ぶ加減算命令等を繰り返し実行する必要はなく、楕円曲線暗号などで必要となる多倍長データの演算を高速に実行可能になる。 - 特許庁

The read of FIFOs 41 to 44 is processed in a time 1/4 time as long as a write time T and after a rearranging circuit 45 rearranges read data of respective channels to a 32-bit width so that the data will not be discontinuous, the data are written to one buffer on a write side between buffers 46 and 47 for PCI bus transfer.例文帳に追加

ＦＩＦＯ４１〜４４の読み出しは書き込み時間Ｔの１／４の時間で処理し、読み出した各チャンネルのデータを不連続にならないように、並べ替え回路部４５により３２ビット幅に並べ替えられてからＰＣＩバス転送用のバッファ４６及び４７のうち、書き込み側となっている一方のバッファに書き込む。 - 特許庁

A data processing apparatus includes: an image data input module (32) capable of separating the Y signal and the C signal from a video signal; a DMA controller capable of performing DMA transfer of the Y signal and C signal to a predetermined semiconductor memory; and a bus capable of exchanging signals between the image data input module and the DMA controller.例文帳に追加

データ処理装置は、ビデオ信号からＹ信号とＣ信号とを分離可能な画像データ入力モジュール（３２）と、上記Ｙ信号とＣ信号とを、所定の半導体メモリにＤＭＡ転送可能なＤＭＡコントローラと、上記画像データ入力モジュールと上記ＤＭＡコントローラとの間で信号のやり取りを可能とするバスとを含む。 - 特許庁

In this case, the input/output circuit for non-inspection outputs the non-inspection data supplied to the probing pad from the testing apparatus to the internal circuit via the internal bus for non-inspection, and outputs the response data for non-inspection based on such output to the testing apparatus via a transfer circuit, input/output circuit for inspection and probing pad.例文帳に追加

このとき、非検査用入出力回路は、テスト装置からプロービングパッドに供給された非検査用データを内部回路に非検査用内部バスを介して出力し、これに基づく非検査用応答データを、トランスファー回路、検査用入出力回路、プロービングパッドを介してテスト装置に出力する。 - 特許庁

For transfer from the ICs 2 and 3 to the system controller IC 1, the DMA acknowledge signals 52 and 53 are issued to the ICs 2 and 3 respectively and the ICs 2 and 3 are placed in a high-impedance state in Lo pulse periods wherein the DMA acknowledge signals 52 and 53 are not effective so as to prevent signals from colliding against each other on the external data bus line 51.例文帳に追加

ＩＣ２、３からシステムコントローラＩＣ１に転送する場合は、ＩＣ２、３それぞれにＤＭＡアクノリッジ信号５２、５３を発行し、ＤＭＡアクノリッジ信号５２、５３が有効でないＬｏパルス期間のときＩＣ２，３は、外部データバスライン５１での信号衝突を防ぐためにハイインピーダンス状態とする。 - 特許庁

In the electronic equipment having a serial ATA interface, when issuance or reception of a predetermined command is detected (step S2), transfer of the serial ATA interface (the serial ATA bus) to a power saving mode is controlled (step S8) according to the confirmation of execution completion of the command (step S4).例文帳に追加

シリアルＡＴＡインタフェースを持つ電子機器において、予め定められたコマンドの発行または受信が検知された場合に（ステップＳ２）、当該コマンドの実行完了が確認されたことに応じて（ステップＳ４）、シリアルＡＴＡインタフェース（シリアルＡＴＡバス）のパワーセーブモードへの移行が制御される（ステップＳ８）構成とする。 - 特許庁

An instruction input into a decoder 3a has a description of information for specifying registers in a reader 61, an integer adder 67 and the like as a source and a destination, and information for specifying a transferred immediate value, and a bus master 3 thereby controls transfer motion between the registers in the reader 61, the integer adder 67 and the like.例文帳に追加

デコーダ３ａに入力される命令は、読み出し器６１や整数加算器６７等の具備するレジスタを、転送元および転送先として指定する情報と、転送する即値を指定する情報とが記述され、これによりバスマスタ３は、読み出し器６１や整数加算器６７等の具備するレジスタ間の転送動作を制御する。 - 特許庁

The apparatus for collecting the multi-point data comprises a plurality of the measurement modules that transfer the measured data to a main module after the data is measured according to a measurement start command, and is an improved data collecting device for the multi-point having a main module and the plurality of the measurement modules connected with an exclusive bus.例文帳に追加

本発明は、メインモジュールからの測定開始のコマンドに従って測定を行い、測定データをメインモジュールに出力する測定モジュールを複数具備し、メインモジュールと複数の測定モジュールとを専用バスで接続した多点データ収集装置に改良を加えたものである。 - 特許庁

A peripheral chip module 30 is provided with a display data RAM 31 to be accessed by being designated by the address in the prescribed address range and a data transfer interface 33 which is connected via a bus 37 with the RAM 31 for address-designating the RAM 31 by the address transferred from the outside and performing access to the RAM 31.例文帳に追加

周辺チップモジュール３０は、所定アドレス範囲のアドレスで指定されてアクセスされる表示データＲＡＭ３１と、ＲＡＭ３１とバス３７で接続され外部から転送されてきたアドレスでＲＡＭ３１をアドレス指定してＲＡＭ３１をアクセスするデータ転送インタフェース３３とを有する。 - 特許庁

A stream control API transparency entry 501 and an audio control API transparency entry 502 transfer the performance request of application interface processing through a PCI bus to transparency API communication interfaces 511 and 512, and notify it to the actual processing parts when the performance request of the application interface processing is issued from the application program 500.例文帳に追加

ストリーム制御ＡＰＩ透過エントリ５０１およびオーディオ制御ＡＰＩ透過エントリ５０２は、アプリケーションプログラム５００からアプリケーションインタフェース処理の実行要求が発行されたときに、当該アプリケーションインタフェース処理の実行要求を、ＰＣＩバスを通じて透過ＡＰＩ通信インタフェース５１１，５１２に転送し、実処理部へ伝える。 - 特許庁

In this data transfer system, an address generation circuit 2 which generates a 1st address needed to access an external memory 9 and generates a 2nd address needed to access an internal memory 4 in the same bus cycle when a 1st access control signal is outputted is outputted from a CPU 1 and a control signal generation circuit 3 generates and supplies a 2nd access control signal.例文帳に追加

この発明は、外部メモリ９をアクセスするのに必要な第１のアドレスならびに第１のアクセス制御信号がＣＰＵ１から出力されると同一のバスサイクルにおいて、内部メモリ４をアクセスするのに必要な第２のアドレスをアドレス生成回路２、第２のアクセス制御信号を制御信号生成回路３で生成して供給するように構成される。 - 特許庁

A continuous address space larger than a maximum continuous address space used for a virtual memory space of the operating system is allocated to configure a reference memory space inside the physical memory space 15, and data are transferred by DMA transfer from a device connected by an input/output bus thereto by a device driver 11.例文帳に追加

物理メモリ空間１５の中に、オペレーティングシステムの仮想メモリ空間に用いる最大連続アドレス空間よりも大きな連続したアドレス空間を割り当てして参照メモリ空間を構成し、デバイスドライバ１１により、それに対して入出力バスで接続されたデバイスからＤＭＡ転送によりデータを転送する。 - 特許庁

Entry parts 20, 30, 40 are provided with plural entries in which control information such as an address, a byte count, presence/absence of a data chain of a main storage device 1 to be specified by a channel command is stored by every I/O device, its contents are set from an I/O processor 5 via the internal bus 100 and updated whenever data transfer is executed.例文帳に追加

エントリ部２０，３０，４０は、I/0デバイスごとに、チャネルコマンドで指定される主記憶装置１のアドレス，バイトカウント，データチェインの有無等の制御情報を格納する複数のエントリを有し、その内容は内部バス１００を介してI/0プロセッサ５から設定され、データ転送が実行されると更新される。 - 特許庁

In a data write operation using the second operation mode, a data transfer section 17 transfers data, which is supplied from an input/output section 40, to a buffer section 12 via a data bus DIR; transfers the data transferred to the buffer section 12 to an error correction section 20; and transfers parity data generated in the error correction section 20 to the buffer section 12.例文帳に追加

データ転送部17は、第２の動作モードにおいて、データの書き込み時、データバスDIRを介して入出力部40から供給されたデータをバッファ部12に転送し、バッファ部12に転送されたデータをエラー訂正部20に転送し、エラー訂正部20において、生成されたパリティデータをバッファ部12に転送する。 - 特許庁

When direct printing is carried out between an image supply device such as a digital camera 101 connected by a 1394 serial bus 103 and a printing device such as a printer 102, the devices are adaptively put in partial charge of image processing according to the relation among the processing capability by image processing functions that the devices have, data size, and data transfer rates, so that the direct printing is performed with efficiency.例文帳に追加

1394シリアルバス103で接続されたディジタルカメラ101などの画像供給デバイスおよびプリンタ102などの印刷デバイスの間でダイレクトプリントを行う際に、それぞれのデバイスがもつ画像処理機能ごとの処理能力、並びに、データサイズおよびデータ転送速度の関係に応じて適応的に画像処理をデバイス間で分担し、効率がよいダイレクトプリントを行う。 - 特許庁

According to this configuration, characteristic information of another device connected to the IEEE1394 bus can be read easily at an application execution level, to realize the simplification of configuration ROM reading of a transaction layer and a control program about transfer of read data from the transaction layer to an application layer.例文帳に追加

本構成によれば、アプリケーション実行レベルで容易にＩＥＥＥ１３９４バス接続された他の機器の固有情報を読み出すことが可能となり、トランザクション層におけるコンフィグレーションＲＯＭ読み出し、トランザクション層からアプリケーション層に対する読み出しデータの転送に関する制御プログラムの簡略化が実現される。 - 特許庁

The trace information processor recording trace information from the computer device in the memory through a USB (universal serial bus) receives transfer data on trace information delivered by instructions from an application in the computer device, through a USB control part, analyzes a header part of the transfer data to generate a corresponding command, and carries out writing/reading of trace information to/from the memory according to the command.例文帳に追加

本発明は、ＵＳＢを介してコンピュータ装置からのトレース情報をメモリに記録するトレース情報処理装置であって、コンピュータ装置におけるアプリケーションからの指示によって送出されたトレース情報に関する転送データをＵＳＢ制御部を経由して受信し、転送データのヘッダ部分を解析して対応するコマンドを生成し、コマンドにしたがってメモリへのトレース情報の書込み／読出しを実行することを特徴とする。 - 特許庁

When the control signal output part 34 receives at least either an alteration signal Sbc1 for altering a data transfer method of the data bus 51 or a stop signal Swd from the watchdog timer 33 relating to mode switching, it generates a control signal Sbc2 having functions of both the alteration signal Sbc1 and the stop signal Swd, and outputs the control signal Sbc2 to the sub-control section 40 through a control signal line 52.例文帳に追加

制御信号出力部３４は、モード切替えに関連してデータバス５１のデータ転送方式を変更する変更信号Ｓｂｃ１、およびウォッチドッグタイマ３３からの停止信号Ｓｗｄのうち少なくともいずれかを受け取った場合、変更信号Ｓｂｃ１と停止信号Ｓｗｄとの機能を兼ね備えた制御信号Ｓｂｃ２を生成し、制御信号Ｓｂｃ２を、制御信号線５２を介してサブ制御部４０に出力する。 - 特許庁

The semiconductor device 100 having functional modules 101 to 103, includes a monitor signal selector 106 to which a plurality of monitor signals showing internal states are input through a transfer path other than the internal bus 104, a serial communication module 107 which outputs a monitor signal selected by the monitor signal selector 106 to the outside, and a latch means of holding the plurality of monitor signals respectively in accordance with a trigger.例文帳に追加

機能モジュール１０１〜１０３を備えた半導体デバイス１００であって、内部の状態を示す複数のモニタ信号が、内部バス１０４とは異なる転送経路を介して入力されるモニタ信号セレクタ１０６と、モニタ信号セレクタ１０６によって選択されたモニタ信号を外部へ出力するシリアル通信モジュール１０７と、複数のモニタ信号の各々をトリガに応じて保持するラッチ手段とを有する。 - 特許庁

The data bus communication system is configured to transmit or receive information signals from an information processing device 1 of a host side to a desired information processing device 2 of a client side at desired transfer timing only by connecting at least one read/write selection signal line 3, one data strobe signal line 4, and one acknowledge signal line 5 for one information processing device 2 at the client side.例文帳に追加

このデータバス通信システムでは、一つのクライアント側の情報処理装置２当りに、最低限、１本のリードライト選択信号線３と、１本のデータストローブ信号線４と、１本のアクノリッジ信号線５とを接続するだけで、ホスト側の情報処理装置１から所望のクライアント側の情報処理装置２に対して、所望の転送タイミングで情報信号の送信や受信を行うことが可能に設定されている。 - 特許庁

This data bus communication system is set up so that transmission and reception of an information signal from an information processor 1 of a host side to a desired information processor 2 of a client side can be performed at desired transfer timing only by connecting at least one read/write selection signal line 3, one data strobe signal line 4, and one acknowledge signal line 5 for one information processor 2 at the client side.例文帳に追加

このデータバス通信システムでは、一つのクライアント側の情報処理装置２当りに、最低限、１本のリードライト選択信号線３と、１本のデータストローブ信号線４と、１本のアクノリッジ信号線５とを接続するだけで、ホスト側の情報処理装置１から所望のクライアント側の情報処理装置２に対して、所望の転送タイミングで情報信号の送信や受信を行うことが可能に設定されている。 - 特許庁