「transfer bus」に関連した英語例文の一覧と使い方(22ページ目) - Weblio英語例文検索

To provide a communication system for reducing a delay time that has not been minimized due to the necessity of guarantee of an asynchronous transfer period or the like in prior arts up to the range of a minimum packet length of a serial bus by making a cycle time N variable, which has been fixed in the prior arts.例文帳に追加

従来固定であったサイクル時間Ｎを可変にすることで、従来、非同期転送期間の保証などで最小化できなかった遅延時間について、シリアルバスの最小パケット長のレンジまで小さくした通信システムを提供する。 - 特許庁

The priority of the bus-use right is set so that the highest priority is assigned to the buffer module 220 that must transfer image data read in real time, and the succeeding priority is passed to the remaining CPU 220 or the network interface 205 in rotation.例文帳に追加

バス権の優先順位はリアルタイムで読み込まれる画像データを転送しなければならないバッファモジュール２２０を最優先に設定してあり、残りのＣＰＵ２０２と、ネットワークインタフェース２０５については、優先順位をローテーションで受け渡す。 - 特許庁

Information regarding transfer processing of the communication paths 221 and 222 in the higher layers and the communication bus 211 in the lower layer after route change is held by the respective nodes 41 and 42, so the states of the paths can be changed faster than a conventional method which does not hold the information.例文帳に追加

ルート変更後の上位階層の通信パス２２１，２２２、下位階層の通信パス２１１の転送処理に関する情報を各ノード４１，４２が保持するので、保持しない従来のものと比べて迅速にパスの状態を変更することができる。 - 特許庁

Whether or not the interrupted transfer of the print data is restarted is discriminated by comparing a node ID given to each device node on the basis of the network configuration with a unique ID of each device given independently of the network configuration before and after the bus reset (S414, S412).例文帳に追加

中断した印刷データの転送を再開するか否かを判断は、バスリセットの前後において、ネットワークの構成に基づき各々の機器のノードに付与されるノードＩＤと、ネットワークの構成とは関係なく与えられる各々の機器のユニークＩＤとを比較することにより行なう(S414,S412)。 - 特許庁

To provide a data transmission circuit that can enhance a data transfer rate without increasing a bus width by using one signal line and sending a plurality of data at the same time, and to provide a data reception circuit and a data transmission reception system.例文帳に追加

一本の信号線を用いて同時に複数のデータを伝送することにより、バス幅を増やすことなく、データ転送速度を向上することが可能なデータ送信回路、データ受信回路及びデータ送受信システムを提供することを目的としている。 - 特許庁

To improve processing performance of the whole communication device without imparting a load onto a processor by eliminating unnecessary occupation of a bus, flexibly performing efficient DMA transfer according to a data length between respective processing parts, and achieving secret processing or the like not through driver software.例文帳に追加

不必要なバスの占有を省いて、各処理部間でデータ長に応じて柔軟に効率的なＤＭＡ転送を行い、また、秘匿処理等をドライバソフトウェアを介さずに実現できることにより、プロセッサに負荷を与えることなく、通信装置全体の処理性能向上が図れるようにする。 - 特許庁

The controller includes a switching circuit mechanism enabling data to be transferred from a data storage device being a transmission source to at least one destination data storage device directly, namely, without delivering the transfer data from the controller to the host and/or the host memory through the bus.例文帳に追加

コントローラは、データを発信元のデータ記憶装置から少なくとも１つの宛先データ記憶装置へ直接、つまり転送データをコントローラからバスを介してホストおよび／またはホスト・メモリに受け渡すことなく、転送することを可能にする、スイッチング回路機構を含む。 - 特許庁

To provide reliable data transfer while executing retransmission control in real time from a data reception side by using a plurality of isochronous channels in a device equipped with an IEEE1394 bus or an interface such as an USB.例文帳に追加

ＩＥＥＥ１３９４バスやＵＳＢ等のインターフェイスを備えた装置において、複数のアイソクロナスチャネルを使うことにより、データ受信側からの実時間での再送制御をおこないつつ信頼性の高い高速データ転送を提供する。 - 特許庁

This data transfer controller of IEEE1394 is provided with first buses 90, 92 and 94, second buses 96 and 98, third buses 100-109 and a forth bus 110 electrically connected to the application of a poststage, a CPU 66, a PHY chip and a RAM 80.例文帳に追加

ＩＥＥＥ１３９４のデータ転送制御装置において、後段のアプリケーション、ＣＰＵ６６、ＰＨＹチップ、ＲＡＭ８０に電気的に接続される第１のバス９０、９２、９４、第２のバス９６、９８、第３のバス１００〜１０９、第４のバス１１０を設ける。 - 特許庁

An image transfer part 4 fetches the image stored in the first memory 12 while using a serial bus, prepares a write address to the second memory 22 or control signal such as write enable signal in the manner of hardware and writes the said image in the second memory 22.例文帳に追加

画像転送部４はシリアルバスを使用して第１のメモリ１２に記憶されている画像を取り込むとともに、第２のメモリ２２に対する書込アドレスや、ライトイネーブル信号等の制御信号をハード的に作成し、上記画像を第２のメモリ２２に書き込む。 - 特許庁

A selector 21 changes over the transfer pulse of the pulse in the shift register 22 according to the number of pieces of the control lines constituting the drive bus for one pixel row component, thereby supplying the control pulses of the different patterns in correspondence to the prescribed number of pieces of the control lines for the drive buses of the respective pixel rows.例文帳に追加

セレクタ２１は、一画素行分のドライブバスを構成する制御線の本数に応じてシフトレジスタ２２内のパルスの転送路を切り換え、以って各画素行のドライブバスに対して該所定本数の制御線に対応した異なるパターンの制御パルスを供給する。 - 特許庁

To transfer contents data from a certain recorder to a specific recorder as a claim of copyright when a plurality of pieces of equipment are connected on the same bus and when contents data the copyright of which is claimed is transferred from a certain recording medium to another recording medium.例文帳に追加

同一バス上に複数の機器が接続されている場合であって、著作権主張されているコンテンツデータをある記録媒体上から別の記録媒体上に移動したい場合に、ある記録装置から特定の記録装置へ著作権主張通りにコンテンツデータを移動することを目的とする。 - 特許庁

To prevent the decrease of a data transfer speed depending upon a test data bus for single-DRAM-part evaluation and to suppress an increase in the number of pads for testing the single DRAM part as to the semiconductor storage device having an MPU and a secondary cache DRAM on one chip.例文帳に追加

ＭＰＵと２次キャッシュ用ＤＲＡＭとを１チップ化した半導体記憶装置において、ＤＲＡＭ部単体評価のためのテスト用データバスに基づくデータ転送速度の低下を防止し、ＤＲＡＭ部単体テスト用のパッド数の増加を抑制する。 - 特許庁

In a transfer source 1, an output part 14 sequentially outputs the data read from a FIFO 11 and a FIFO 12 while alternately switching output of the FIFO 11 and the FIFO 12 to a bus line based on control of a reading control part 13.例文帳に追加

転送元１は、読み出し制御部１３の制御にもとづいて、出力部１４が、ＦＩＦＯ１１およびＦＩＦＯ１２の出力を交互に切り替えながらＦＩＦＯ１１およびＦＩＦＯ１２から読み出されたデータを順次バスラインへ出力する。 - 特許庁

At a main computing block control unit 65, the bus connections are switched from the orthogonal transform memories, according to the data bit widths, and a data array is adjusted by using a 64-bit buffer (68) to transfer pairs of even-numbered data and odd-numbered data between the memories and a main computing block.例文帳に追加

主演算ブロック側制御部（６５）において、これらの直交変換メモリから、データビット幅に応じてバス接続を切換え、またデータ配列を６４ビットバッファ（６８）を用いて調整して、偶数データおよび奇数データの組を、主演算ブロックとの間で転送する。 - 特許庁

Since a CPU 30 controls the MDIO interface 32 and the MDIO interface 40 to control data transfer from/to the host device and the client device, the CPU 30 can control the client device connected to the lower serial bus 4.例文帳に追加

ＣＰＵ３０は、ＭＤＩＯインタフェース３２およびＭＤＩＯインタフェース４０を制御して、ホストデバイスとクライアントデバイスとの間のデータ転送を制御するので、ＣＰＵ３０が下位シリアルバス４に接続されたクライアントデバイスを制御することが可能となる。 - 特許庁

A transfer control section 14 reads data of a pixel group comprising a prescribed number of pixels adjacent to each other in a horizontal direction in the pictures from a storage device 12 at an interval, and transfers the read data to the scene change detection section 11 through the data bus 13 as its control.例文帳に追加

転送制御部１４は、少なくとも直前のピクチャ２２について、ピクチャ内の水平方向に隣接する一定数の画素からなる画素群のデータを記憶装置１２から間隔を空けて読み出し、データバス１３を通じてシーンチェンジ検出部１１に転送するように制御する。 - 特許庁

A DMAC control circuit 104b of the bus bridge 104 controls a DMAC 105a of the image processing processor 105, and issues an instruction to transfer the next band data or stream, and transfers interruption to a host CPU 101 side only when one page processing completes.例文帳に追加

バスブリッジ１０４のＤＭＡＣ制御回路１０４ｂは、画像処理プロセッサ１０５のＤＭＡＣ１０５ａを制御して、つぎのバンドデータまたはストリームを転送する指示を出し、１ページ処理が完了した時にのみ、割り込みをホストＣＰＵ１０１側へ転送する。 - 特許庁

The host computer 10 writes valid data transferred from the memory controller 20 in the first data buffer, transfers a write burst data block to the second data buffer to write it and outputs the write burst data block to the system bus 11 in a valid data transfer clock cycle.例文帳に追加

ホストコンピュータは、メモリコントローラから転送される有効データを第１のデータバッファに書き込み、ライトバーストデータブロックを第２のデータバッファに転送して書き込み、かつライトバーストデータブロックを有効データ転送クロックサイクルにシステムバスに出力する。 - 特許庁

The data entry to the associative memory 4 is set to "enable" upon the receipt of a transfer frame addressed to its own apparatus from a line system bus B1, header information of the frame is entered to the associative memory 4 on the basis of it that the entry is set to "enable".例文帳に追加

連想メモリ4へのデータエントリをイネーブルに設定しておき、回線系バスB1から自装置宛の転送フレームを受信したとき、該エントリがイネーブルに設定されていることに基づき、該フレームのヘッダ情報を連想メモリ4へエントリする。 - 特許庁

The display unit comprises a display screen 122 for displaying image frames, a frame buffer 120 for buffering the image frames before they are transferred via a transfer bus 124 to the screen, and a display interface 112 for receiving image frames from the control system to the frame buffer.例文帳に追加

表示ユニットは画像フレームを表示する表示画面122と、画像フレームが転送バス124を介して画面に転送される前にバッファリングされるフレーム・バッファ120と、制御システムからフレーム・バッファに画像フレームを受信する表示インタフェース112とを備える。 - 特許庁

Therefore, efficient access to an external memory 50 can be performed by directly issuing the external bus access request to the external memory interface 3 in a case such as random data access to discrete addresses, and issuing the DMA transfer request to the DMAC 4 in a case such as block transfer of data or page swapping requested by a virtual storage management mechanism.例文帳に追加

従って、離散したアドレスにランダムにデータアクセスを行う場合などは直接外部メモリインタフェース３に外部バスアクセス要求を発行し、データのブロック転送や仮想記憶管理機構が要求するページスワップなどを行う場合にはＤＭＡＣ４にＤＭＡ転送要求を発行することで、外部メモリ５０への効率的なアクセスが可能となる。 - 特許庁

The inter-node cross-bus switch 14 refers to a transfer destination information register of an input control part 151-153 or a lock table 161 of a lock control part 16 to send out transmission failure notification or reception failure notification showing a node number of the faulty node, to a node of the other party executing data transfer processing with the faulty node.例文帳に追加

ノード間クロスバスイッチ１４は、ロック制御部１６が備えるロックテーブル１６１や入力制御部１５１〜１５３が備える転送先情報レジスタを参照することにより、障害が発生したノードとの間でデータ転送処理を実行している相手方のノードに対して、障害が発生したノードのノード番号を示した受信障害通知や送信障害通知を送出する。 - 特許庁

A communication controller 7 is provided with a TCP/IP engine section 15 which performs TCP/IP communication by operating a resource, a network interface section 11 which performs data transfer etc., between outside equipment and the engine section 15, and a bus interface section 13 which performs data transfer etc., between a CPU 2 and the engine section 15.例文帳に追加

通信コントローラ７は、リソースを操作してＴＣＰ／ＩＰ通信を行うＴＣＰ／ＩＰエンジン部１５と、外部機器とＴＣＰ／ＩＰエンジン部１５との間のデータの受け渡し等を行うネットワークインタフェース部１１と、ＣＰＵ２とＴＣＰ／ＩＰエンジン部１５との間のデータの受け渡し等を行うバスインタフェース部１３とを具備する。 - 特許庁

The data transfer control device for data transfer via a serial ATA bus includes a transport controller 10 supplied with and operated on a clock CLK2 generated by a physical layer circuit 100 according to a reference clock CLK1, and a link controller 50 supplied with and operated on the clocks CLK1 and CLK2.例文帳に追加

シリアルＡＴＡバスを介してデータ転送を行うデータ転送制御装置は、基準クロックであるＣＬＫ１に基づき物理層回路１００により生成されたクロックＣＬＫ２が供給され、クロックＣＬＫ２に基づき動作するトランスポートコントローラ１０と、クロックＣＬＫ１、ＣＬＫ２が供給され、ＣＬＫ１、ＣＬＫ２に基づき動作するリンクコントローラ５０を含む。 - 特許庁

A CPU 31 inputs transfer command data having a special function system program corresponding to the system program of the special function processor 51 and a transfer program indicating the place and order where the special function system program is stored and stores them in a system program data storage part 37, and transfers them to a bus interface 38 after they are stored.例文帳に追加

ＣＰＵ装置３１では、特殊機能処理装置５１のシステムプログラムに相当する特殊機能システムプログラムと前記特殊機能システムプログラムを格納する個所および順位を示す転送プログラムとを有する転送コマンドデータを入力として、システムプログラムデータ記憶部３７に収納し、格納が終わると、バスインターフェース３８に転送する。 - 特許庁

The solid-state image pickup device 1 is constructed by disposing pixels in a matrix, providing vertical transfer registers 3 for transferring signal charged stored in each pixel row, connecting a shunt wiring 4 to transfer electrodes of the registers 3, and extending the shunt wiring 4 in a direction crossing the resisters 3 to connect the wiring 4 to bus lines 5 outside an image pickup region 2.例文帳に追加

画素がマトリクス状に配置され、各画素列毎に蓄積された信号電荷を転送する垂直転送レジスタ３が設けられ、この垂直転送レジスタ３の転送電極にシャント配線４が接続され、このシャント配線４が垂直転送レジスタ３と交差する方向に伸びて撮像領域２外のバスライン５に接続されている固体撮像素子１を構成する。 - 特許庁

Therefore, when performing data access to dispersed addresses at random, the external bus access request is directly issued to the external memory interface 3, and when performing a block transfer of data or a page swap requested by a virtual storage management mechanism, an efficient access to the external memory 50 is possible by issuing the DMA transfer request to the DMA 4.例文帳に追加

従って、離散したアドレスにランダムにデータアクセスを行う場合などは直接外部メモリインタフェース３に外部バスアクセス要求を発行し、データのブロック転送や仮想記憶管理機構が要求するページスワップなどを行う場合にはＤＭＡＣ４にＤＭＡ転送要求を発行することで、外部メモリ５０への効率的なアクセスが可能となる。 - 特許庁

While a DMA transfer request signal in an ON state is supplied from a CPU 10, a DMA unit controlling part 6 checks the state of the DMA operation enabling signal, requests the CPU 10 for the right of using a system bus 14 when it is in an ON state, makes plural blocks transfer data between a memory 11 and input-output devices 12 and 13.例文帳に追加

ＤＭＡユニット制御部６は、ＣＰＵ１０からＯＮ状態のＤＭＡ転送要求信号が供給されている間、ＤＭＡ動作イネーブル信号の状態を調べ、ＯＮ状態であればシステムバス１４の使用権をＣＰＵ１０に対して要求し、メモリ１１と入出力装置１２、１３の間で複数のブロックを継続してデータ転送させる。 - 特許庁

The control circuit of the tracking servo system of a CD drive temporarily stores control commands for the servo IC in hold registers 192i(i=1 to n) of the transfer circuit 19 for each piece of data which can be transferred by the data bus of a microprocessor 18 and sets data controlling the transfer in a determination register 193, so that they are transferred to the servo IC 13 together.例文帳に追加

ＣＤ装置のトラッキングサーボ系の制御回路において、サーボＩＣ１３に対する制御コマンドを、マイクロプロセッサ１８のデータバスにより転送可能なデータごとに、一度、転送回路１９の保持レジスタ１９２_-i（ｉ＝１〜ｎ）に記憶しておき、確定レジスタ１９３に転送を制御するデータをセットすることにより、これを一括的にサーボＩＣ１３に転送する。 - 特許庁

The private branch exchange comprises a channel switch 2, a controller 3, a storage unit 4 having an incoming time set table 6, an unanswered transfer destination table 7, an unanswered transfer ID table 8, and an agent table 9, a control bus BL, an extension interfaces IN to INn, outside line interfaces IG1 to IGk, and channels P1 to Pn, rp to rk.例文帳に追加

通話路スイッチ２と、制御装置３と、着信時間設定テーブル６、不応答転送先テーブル７、不応答転送ＩＤテーブル８、代行者テーブル９のメモリ領域５を有する記憶装置４と、制御バスＢL、内線インタフェースＩN1〜ＩNn、外線インタフェースＩG1〜ＩGk、通話路ｐ1〜ｐn，ｒ1〜ｒkを備える。 - 特許庁

A communication control device performing communication with another device wirelessly or wiredly includes a communication unit for generating reception data from a signal received from the other device and a transfer unit for performing data transfer from the communication unit to a main memory unit and an auxiliary memory unit connected to a bus different from that of the main memory unit by direct memory access (DMA).例文帳に追加

他機器との間で無線または有線による通信を行う通信制御装置は、他機器から受信した信号から受信データを生成する通信部と、通信部から主記憶部と主記憶部とは異なるバスに接続された補助記憶部とへＤＭＡによるデータ転送を行う転送部とを有する。 - 特許庁

The image formation device has a rewritable first memory connected to the microprocessor through the bus and a second memory controlled by electromagnetic coupling with a read write unit, and the microprocessor operates based on a transfer means that transfers the data stored in the second memory to the first memory and the first memory rewritten with the transfer means.例文帳に追加

マイクロプロセッサにバス接続された書き換え可能な第１のメモリと、リードライトユニットとの電磁結合により制御される第２のメモリを備え、前記第２のメモリに記憶されたデータを前記第１のメモリに転送する転送手段と、前記転送手段によって書き換えられた前記第１のメモリに基づいて前記マイクロプロセッサが動作する。 - 特許庁

According to the present invention, a data transfer device can be provided which can prevent decrease in data transfer throughput by registering data in a cache in advance when a channel hardware including a PCI-e bus interface is mounted on the mainframe, and also can reflect data update within the main memory.例文帳に追加

本発明によれば、ＰＣＩ−ｅバスインタフェースを具備するチャネルハードウェアをメインフレームに搭載する際、データを先行してキャッシュに登録することでデータ転送のスループット低下を防止することができ、且つ主記憶内のデータ更新を反映することが可能なデータ転送装置を提供できる。 - 特許庁

To save a bandwidth of synchronous transfer required for transmission of asynchronous data by enabling transferring asynchronous data at the most efficient transfer rate between a transmitter side target device and a receiver side target device connected in point-to-point in a controller device to be connected to a bus.例文帳に追加

バスに接続されるコントローラ機器において、ポイントツーポイント接続された送信側のターゲット機器と受信側のターゲット機器との間で最も効率のよい転送レートでアシンクロナスデータを転送できるようにして、アシンクロナスデータの送信に必要な同期転送の帯域幅を節約する。 - 特許庁

To enhance a display frame rate by reducing a transfer volume of a photographed image data, and by reducing a transfer frequency of the reduced image data to reduce an occupation rate of a bus and a processing burden for a CPU, in an image display with a camera for displaying a photographed image with a frame image.例文帳に追加

撮影画像をフレーム画像付きで表示するカメラ付き画像表示装置において、撮影された画像データの転送量を削減するとともに、その削減された画像データの転送回数を少なくすることにより、バスの占有率及びＣＰＵの処理負担を軽減して、表示フレームレートを向上すること。 - 特許庁

The control information read from the storage circuit for the zones to which to processed signals belong is transferred in parallel to the first and second processing circuit via a parallel transfer bus 28.例文帳に追加

処理すべき信号周波数に対して前記第１及び第２の処理回路の特性を決定する制御情報を前記ゾーン別に格納する記憶回路（２６）を備え、処理すべき信号が属するゾーンに対応して前記記憶回路から読み出された前記制御情報は並列転送バス（２８）を介して第１及び第２の処理回路に並列転送される。 - 特許庁

This device includes: first energy storage devices 12 and 100 configured to output a DC voltage; first bi-directional voltage modification assemblies 14, 102, 104, and 106 connected with the first energy storage devices 12 and 100; and a controller 56 configured to monitor the transfer of charging energy supplied from a high-impedance voltage source 62 connectable with a charging bus 16.例文帳に追加

直流電圧を出力するように構成された第１のエネルギー蓄積デバイス１２、１００、第１のエネルギー蓄積デバイス１２、１００に結合された第１の双方向電圧修正アセンブリ１４、１０２、１０４、１０６、充電バス１６に結合可能な高インピーダンス電圧源６２から供給された充電エネルギーの伝達を監視するように構成されたコントローラ５６を備える。 - 特許庁

In the case a double-sided original is mounted on an ADF (Automatic Draft Feeder) and read, an image transfer apparatus transmits the double- sided image data in a time shorter than that for two contiguous separate image data by applying point sequential processing to front image data and rear image data at a doubled data rate with an image data bus width of one system.例文帳に追加

ＡＤＦに両面原稿が載置され、両面原稿を読み取る場合には、１系統の画像データバス幅で、表面画像データと裏面画像データを点順次かつデータレートを２倍にすることにより、連続する２面分の画像データを転送するよりも短い時間で両面画像データを送出するように画像転写装置を構成する。 - 特許庁

Input/output processing parts 101-104 of an A/V server 1 add command data to an input data DIN in a time slot period allotted from a time slot generation circuit 20, and transfer the data to all RAID parts 301-305 via a bus 50.例文帳に追加

Ａ／ＶサーバにおいてＲＡＩＤ（Redundant Arrays of Inexpensive Disks）部は、任意のタイムスロット期間に、ハードディスクドライブ（以下、ＨＤＤと記す。）のヘッドをシークさせ、映像・音声ファイルＦＬ_Cの処理対象領域ＦＬ_C1にアクセスして処理を実行した後、アフタートリートメントシーク動作を実行し、ＨＤＤのヘッドをホームポジションＺにシークさせる。 - 特許庁

In the case of transmitting large quantity of data such as video data by isochronous transfer while using an IEEE1394 serial bus, for example, when video data for one pixel are transmitted while using 14 bits in 16 bits comprising the basic data unit of the packet, the data showing the status change are transmitted while using one part or all remaining 2 bits.例文帳に追加

例えば、ＩＥＥＥ１３９４シリアルバスを用いて映像データのような大量のデータをアイソクロナス転送によって伝送する際に、パケットの基本データ単位を構成する１６ビットのうち、１４ビットを用いて１画素分の映像データを伝送している場合、残り２ビットの一部又は全部を用いてステータス変化を示すデータを伝送する。 - 特許庁

The image recording device connected to a host computer through a 1394 serial bus detects the temperature of the recording head and when the temperature rises above a specific value, the host computer is informed of the temperature rise and properly decreases the transfer amount of image data to lighten the load on the recording head.例文帳に追加

ホストコンピュータと1394シリアルバスを介して接続された画像記録装置において、記録ヘッドの温度を検知し、該温度が所定値以上になった場合にホストコンピュータへヘッド昇温通知を行ない、ホストコンピュータは画像データの転送量を適切に減少させることにより、記録ヘッドの負荷を軽減する。 - 特許庁

The computer system is constituted of a video signal output means 13 which outputs the video signals, a video signal information output means 15 which outputs the region attribute information of the attentional video region of the video signals and a control bus section which mutually transmits the transfer request of the region attribute information of the attentional video region from the device 1.例文帳に追加

映像信号を出力する映像信号出力手段１３と、映像信号の注目映像領域の領域属性情報を出力する映像信号情報出力手段１５と、ディスプレイ装置からの注目映像領域の領域属性情報の転送要求を相互に伝送する制御バス部とを備えたコンピュータ１１とでコンピュータシステムを構成する。 - 特許庁

The time-out control device is expected to control a time-out at the time of packet transfer between terminal devices connected to different buses, measures the delay time needed from the transmission of a request packet to a terminal device (controller) connected through a bus to the reception of a response packet by a delay measuring means.例文帳に追加

異なるバスに接続された端末装置間でのパケット転送の際のタイムアウトを制御するタイムアウト制御装置を前提とし、タイムアウト制御装置は、遅延測定手段は、バスを介して接続された端末装置（制御装置）へのリクエスト・パケットの送信からレスポンス・パケットの受信までに要する遅延時間を測定する。 - 特許庁

In the electronic equipment having a serial ATA interface, when issuance or reception of a predetermined command is detected (step S2), transfer of the serial ATA interface (the serial ATA bus) to a power saving mode is controlled (step S8) according to confirmation of execution completion of the command (step S4).例文帳に追加

シリアルＡＴＡインタフェースを持つ電子機器において、予め定められたコマンドの発行または受信が検知された場合に（ステップＳ２）、当該コマンドの実行完了が確認されたことに応じて（ステップＳ４）、シリアルＡＴＡインタフェース（シリアルＡＴＡバス）のパワーセーブモードへの移行が制御される（ステップＳ８）構成とする。 - 特許庁