「two level memory」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

The memory test circuit is arranged in an on-chip-memory and performs a high speed test of the on-chip-memory, and is provided with two dummy memory cells in which a high level and a low level are stored previously, and a control circuit controlling an operation of reading of respective data from two dummy memory cells at the high speed test.例文帳に追加

メモリテスト回路は、オンチップメモリ内に配置され、オンチップメモリの高速テストを行うもので、各々ハイレベルおよびローレベルがあらかじめ記憶された２つのダミーメモリセルと、高速テスト時に、２つのダミーメモリセルから各々データのリードを行うことを制御する制御回路とを備えている。 - 特許庁

A memory system 1 has: a NAND flash memory 12 having a plurality of memory cells and capable of recording data of one bit, two bits or more in one memory cell; and a duplex conversion circuit 21 for duplexing by assigning input data to a predetermined threshold level and the other threshold level different from the predetermined threshold level.例文帳に追加

メモリシステム１は、複数のメモリセルを有し、１つのメモリセルに１ビット又は２ビット以上のデータを記録することが可能なＮＡＮＤ型フラッシュメモリ１２と、入力データを所定の閾値レベルと、所定の閾値レベルとは異なる別の閾値レベルとに割り当てることにより二重化する二重化変換回路２１とを有する。 - 特許庁

To reduce hardware cost, improve bus and memory use efficiency and reduce power consumption in a multi-processor system having level-one and level-two caches different in line size.例文帳に追加

異なるラインサイズの１次及び２次キャッシュを備えるマルチプロセッサシステムにおいて、ハードウェアコストを低減し、且つバスとメモリの利用効率を向上させ、消費電力を低減する。 - 特許庁

Total memory current of two memory cells M000, M001 is sensed from a sense amplifier 1 by setting word lines WL(0), WL(1) simultaneously to "H" level and by setting a Y gate line YG(0) and a select gate line SG (0) respectively to "H" level.例文帳に追加

ワード線ＷＬ（０），ＷＬ（１）を同時に“Ｈ”レベルにし、Ｙゲート線ＹＧ（０）とセレクトゲート線ＳＧ（０）とをそれぞれ“Ｈ”レベルにし、センスアンプ１から２つのメモリセルＭ０００，Ｍ００１の総電流を取り込む。 - 特許庁

Only a first level shift circuit LSI out of two kinds of level shift circuits is arranged at a local word drive line driving circuit LWD being near from a memory cell array MCA, a second level shift circuit LS2 is arranged at a global word drive line driving circuit GWD being far from the memory cell array MCA.例文帳に追加

メモリセルアレイＭＣＡから近い、ローカルワードドライブ線駆動回路ＬＷＤには、二種類のレベルシフト回路のうちの第１のレベルシフト回路ＬＳ１のみを配置し、第２のレベルシフト回路ＬＳ２をメモリセルアレイＭＣＡから離れたグローバルワードドライブ線駆動回路ＧＷＤに配置している。 - 特許庁

The ferroelectric memory device comprises a reference potential generation circuit in a system which generates the reference potential by averaging the potential read from two ferroelectric capacitors CD00 and CD20 for reference memory cells storing high-level data and two ferroelectric capacitors CD10 and CD30 for reference memory cells storing low-level data, for example.例文帳に追加

強誘電体メモリ装置は、例えば、ハイレベルのデータを記憶した２個のリファレンスメモリセル用強誘電体キャパシタＣＤ００、ＣＤ２０と、ローレベルのデータを記憶した２個のリファレンスメモリセル用強誘電体キャパシタＣＤ１０とＣＤ３０から読み出された各電位を平均化して、基準電位を生成する方式のリファレンス電位発生回路を有する。 - 特許庁

At refill permission execution level holding parts 4 and 5, whether or not two ways 32 and 33 of a set associative cache memory are allowed to be refilled is set corresponding to the execution level values of the programs.例文帳に追加

２個のウェイ２、３を持つセットアソシアティブキャッシュメモリの各ウェイ２、３に対して、リフィルを許可するか否かを、プログラムの実行レベル値に応じて設定するリフィル許可実行レベル保持部４、５を設ける。 - 特許庁

To surely protect a memory between a guest application and a guest OS and a VMM in a virtual machine using a microprocessor whose authority level has two steps.例文帳に追加

権限レベルが２段階のマイクロプロセッサを用いた仮想計算機において、ゲストアプリケーションとゲストＯＳ及びＶＭＭ間のメモリ保護を確実に行う。 - 特許庁

This memory module including semiconductor memory chip is provided with a reference voltage generation circuit for generating a reference voltage to decide a High level and a Low level of one two signals in one of two pads installed in a semiconductor memory chip to which complementary two signals to determine the timing of data transfer are input/output.例文帳に追加

半導体記憶チップを含むメモリモジュールが、データ転送のタイミングを決める互いに相補的な２つの信号が入出力される半導体記憶チップが有する２つのパッドのうち一方のパッドに、２つの信号のうち一方の信号のＨｉｇｈレベルとＬｏｗレベルとを判定する基準電圧を生成して２つの信号のうち他方の信号に換えて印加する基準電圧生成回路を有する。 - 特許庁

A computer cache memory having at least two levels includes associativity sets allocated to congruence groups, each congruence group having multiple associativity sets (preferably two) in the higher level cache and multiple associativity sets (preferably three) in the lower level cache.例文帳に追加

少なくとも２つのレベルを有するコンピュータ・キャッシュ・メモリが、一致グループに割り振られた連想セットを含み、各一致グループは、高レベル・キャッシュにおいて複数の（望ましくは、２つの）連想セットを有し、低レベル・キャッシュにおいて複数の（望ましくは、３つの）連想セットを有する。 - 特許庁

Because a significant output level is only one bit out of a three-bit output from the sense amplifier 6m when read from the two value memory region 22, in converting the three-bit output from the sense amplifier 6m to a two-bit signal, the conversion means 7m makes the two-bit sinal equal to the significant one bit output level.例文帳に追加

２値記憶領域２２の読み出し時には、センスアンプ６ｍからの３ビット出力のうち、有意な出力レベルは１ビットだけであるため、変換回路７ｍでは、センスアンプ６ｍからの３ビット出力を２ビット信号に変換する際に、その２ビット信号を有意な１ビットの出力レベルと等しくする。 - 特許庁

In a method for accessing multi-dimensional array data stored in a memory system using a dynamic type memory device, low level bits in indexes of multi-dimensional array data being at least two-dimensional or above among multi-dimensional array data are uniformly assigned to column addresses showing inner-page addresses of the memory device to generate the memory addresses.例文帳に追加

本発明は、ダイナミック型のメモリデバイスを使用したメモリシステム上に格納された多次元配列データにアクセスする方法であって、多次元配列データのうち少なくとも二次元以上のインデクスの下位ビットを、メモリデバイスのページ内アドレスを表すカラムアドレスに均等に割り振ってメモリアドレスを生成する。 - 特許庁

When driving one of two memory cell blocks 34, the memory cell block 34 of a driving object is made a conducting state by an SG high withstand pressure level shifter 44 and an SG transfer gate 46, and even if a wordline 36 of two memory cell blocks which adjoin mutually is activated by a pair of wordline transfer gates 42, only the memory cell block 34 of the drive object is driven.例文帳に追加

２個のメモリセルブロック３４のうち一方を駆動する場合、駆動対象のメモリセルブロック３４がＳＧ高耐圧レベルシフタ４４及びＳＧトランスファーゲート４６により導通状態とされ、互いに隣り合う２個のメモリセルブロックのワード線３６が一対のワード線トランスファーゲート４２によって活性化されても、駆動対象のメモリセルブロック３４のみが駆動される。 - 特許庁

Binary bit addresses for detecting an error corresponding respectively to addresses indicating each bit of multi-level memory cells holding binary bits data are allotted so that each figure of two binary bits addresses corresponding to one memory cell is made exclusive.例文帳に追加

２ビットのデータを保持する多値のメモリセルの各ビットを示すアドレスにそれぞれ対応する誤り検出用の２進ビットアドレスが、１つのメモリセルに対応する２つの２進ビットアドレスの各桁が互いに排他的になるように割り当てられる。 - 特許庁

The semiconductor device has a memory cell MC that stores data as a result of a state of a variable resistance included in the memory cell becoming either a first high resistance state or a first low resistance state, and has two storage modes of a first mode and a second mode depending on a level of a resistance value of the memory cell.例文帳に追加

メモリセルに含まれる可変抵抗の状態が第１の高抵抗状態及び第１の低抵抗状態のいずれかになることによりデータを記憶するメモリセルＭＣを含み、メモリセルの抵抗値の大きさにより第１モードと第２モードとの２つの記憶モードをもつ半導体装置。 - 特許庁

The size comparison unit 211 compares two maximum values outputted from the memory 210, and outputs one of higher reception level to a control station 100 as a route selection signal.例文帳に追加

大小比較部２１１は、メモリ２１０から出力された二つの最大値を比較して受信レベルの大きい最大値を方路選択信号として制御局１００に出力する。 - 特許庁

The large/small comparison section 211 compares the two maximums outputted from the memory 210 and outputs the maximum which is larger in reception level as a line select signal in comparison with a control station 100.例文帳に追加

大小比較部２１１は、メモリ２１０から出力された二つの最大値を比較して受信レベルの大きい最大値を方路選択信号として制御局１００に出力する。 - 特許庁

Thereby, in the phase change memory apparatus and the control method of its read operation, the voltage level of the word line is controlled by at least two voltage stages at the time of read operation.例文帳に追加

これにより、該相変化メモリ装置及びその読み出し動作の制御方法は、読み出し動作時に、ワードラインの電圧レベルを少なくとも２段階の電圧レベルで制御する。 - 特許庁

A level control part 5 has a memory previously storing a critical output level, with which the mutual modulation distortion of power amplifiers 2a and 2b becomes an allowable limit, and the combined characteristics of two signals to be combined with a minimum loss by a power combination circuit 4.例文帳に追加

レベル制御部５は、電力増幅器２ａ、２ｂの相互変調歪が許容限界となる限界出力レベル、および電力合成器４が最小損失で合成する２信号の合成特性を予め記憶したメモリを有している。 - 特許庁

By using the two memory portions, even if one portion receives an excessive delay, it makes possible that the buffer generates the arrangement data stream from a plurality of delayed data portions by latency time of n bit block level.例文帳に追加

２つのメモリ部を使用することによって、たとえ１つの部分が過度の遅延を受けても、バッファがｎビットブロックレベルの待ち時間で複数の遅延されたデータ部分から配列データストリームを生成することを可能とする。 - 特許庁

The charge trap type 3-level nonvolatile semiconductor memory and its driving method are provided with a memory array including a plurality of memory elements capable of storing data in at least two charge trap areas in a current moving direction, and a page buffer driven to map a set of first to third bit data in the threshold voltage groups of the two charge trap areas constituting a set.例文帳に追加

本発明の電荷トラップ型の３−レベル不揮発性半導体メモリ装置及びその駆動方法は、それぞれが電流の移動方向に沿って少なくとも二つの電荷トラップ領域にデータを記憶することができる複数のメモリ素子を持つメモリアレイと、一組の第１〜第３ビットのデータを、一組をなす二つの前記電荷トラップ領域のスレショルド電圧グループにマッピングするように駆動されるページバッファーとを備える。 - 特許庁

When recording two generated images 111L and 111R into a memory card as one 3D still image file 110, the digital camera records a display recommendation level showing adequacy of the two images 111L and 11R for three-dimensional display, into a header 1 as display recommendation information.例文帳に追加

デジタルカメラは、作成した２つの画像１１１Ｌ、１１１Ｒを１つの３Ｄ静止画ファイル１１０としてメモリカードに記録する際に、２つの画像１１１Ｌ、１１１Ｒによる立体表示の適性を表す表示推奨レベルを表示推奨情報としてヘッダ１に記録する。 - 特許庁

Some of today's most advanced processors, like the PENTIUM processor, have a two-level caching scheme utilizing both a primary cache and a secondary cache, where data contained in the primary cache is accessible 50 to 150 times faster than data in main memory.例文帳に追加

ＰＥＮＴＩＵＭプロセッサのような今日の最新のプロセッサの幾らかは、１次キャッシュと２次キャッシュを利用する２レベルキャッシュスキームを有し、１次キャッシュに包含されたデータは、メインメモリのデータよりも５０乃至１５０倍速くアクセスされ得る。 - 特許庁

The storage node voltage control circuit 20 performs control so as to increase the voltage of a storage node holding a low logical level among two storage nodes D and ND without changing the voltages of the sources of the load transistors 1 and 2 during data writing in the memory cell 10.例文帳に追加

記憶ノード電圧制御回路２０は、当該メモリセル１０へのデータ書き込み時に、負荷トランジスタ１，２の各々のソースの電圧を変化させることなく、２つの記憶ノードＤ，ＮＤのうち論理低レベルを保持している記憶ノードの電圧を引き上げるように制御する。 - 特許庁

Offset depending on voltage difference between offset control voltage Vofd and Vofr from a voltage generating circuit 55 and 56 is given to through current of the data line LIO and LIOr, a reference current Iref passing through the dummy cell is set at an intermediate level of levels of two kinds corresponding to stored data of a data read current Idat passing through the selection memory cell.例文帳に追加

電圧発生回路５５および５６からのオフセット制御電圧ＶｏｆｄおよびＶｏｆｒの電圧差に応じたオフセットがデータ線ＬＩＯおよびＬＩＯｒの通過電流間に与えられて、ダミーセルを通過する基準電流Ｉｒｅｆは、選択メモリセルを通過するデータ読出電流Ｉｄａｔの記憶データに応じた２種類のレベルの中間レベルに設定される。 - 特許庁