In addition, the first enable signal ENZ1 held in the first enable signal generating circuit 15 is held in a second enable signal generating circuit 16 as a second enable signal ENZ2 in response to the internal clock signal CLSKZ to be output to the first clock signal input buffer 11 and a second clock signal input buffer 12.例文帳に追加

又、第１イネーブル信号生成回路１５にて保持された第１イネーブル信号ENZ1は、第２イネーブル信号生成回路１６にて内部クロック信号CLKSZ に応答して第２イネーブル信号ENZ2として保持され第１及び第２クロック信号入力バッファ１１，１２に出力される。 - 特許庁

A load element drive circuit device 10A has a counter 16A for outputting an enable signal enable only for a period equivalent to 1 clock cycle when count value of a clock pulse of a reference clock signal CLK reaches 48, and a selection circuit 22 inserted between a shift register 12 and a latch circuit 14.例文帳に追加

負荷素子駆動回路装置１０Ａは、基準クロック信号ＣＬＫのクロックパルスの計数値が４８になったときに、１クロック周期に相当する期間だけイネーブル信号enableを出力するカウンタ１６Ａと、シフトレジスタ１２とラッチ回路１４との間に挿入された選択回路２２と有する。 - 特許庁

In a circuit for generating a gate clock in response to an input clock and an enable signal for the clock, a glitch is detected in the gate clock according to the positional relation between the input clock and the enable signal.例文帳に追加

入力されたクロックとこのクロックに対するイネーブル信号とに応じてゲートクロックを生成する回路において、前記入力クロックとイネーブル信号との位相関係に基づいて前記ゲートクロックにおけるグリッチを検出する。 - 特許庁

The scan enable control signal generation circuit (13) receives a clock on information signal output from clock control circuits (80) (80a) and supplies a scan enable control signal to another clock control circuits (80) (80b).例文帳に追加

スキャンイネーブル制御信号生成回路（１３）は、クロック制御回路（８０）（８０ａ）から出力されるクロックオン情報信号を受けて、他のクロック制御回路（８０）（８０ｂ）にスキャンイネーブル制御信号を供給する。 - 特許庁

A latch clock generating circuit 26 generates the latch clock ZCLK synchronously with the trailing of the enable signal EN.例文帳に追加

ラッチクロック発生回路２６はイネーブル信号ＥＮの立ち下がりに同期したラッチクロックＺＣＬＫを作成する。 - 特許庁

The enable signal 10 and the clock 7 are inputted to an AND circuit 3 to generate a serial signal clock 11.例文帳に追加

イネーブル信号１０とパラレル／シリアル変換用クロック７は、ＡＮＤ回路３に入力され、シリアル信号用クロック１１が生成される。 - 特許庁

To provide a completely new clock control circuit and its method to enable phase synchronization with an external clock without taking feedback structure.例文帳に追加

帰還構成をとらずに、外部クロックに位相同期可能とした、全く新規なクロック制御回路及び方法の提供。 - 特許庁

A clock signal generating circuit 100 of a semiconductor memory comprises a CLK buffer 110 receiving an external clock signal and generating an internal reference signal, an internal clock enable-signal generating circuit 130 receiving an external clock enable-signal and generating an internal clock enable-signal, and an internal clock signal generating circuit 150 generating an internal clock signal in accordance with the internal reference signal and the internal clock enable-signal.例文帳に追加

本発明の半導体記憶装置のクロック信号発生回路１００は、外部クロック信号を受けて内部基準信号を発生するＣＬＫバッファ１１０と、外部クロックイネーブル信号を受けて、内部クロックイネーブル信号を発生する内部クロックイネーブル信号発生回路１３０と、内部基準信号と内部クロックイネーブル信号とに応じて、内部クロック信号を発生する内部クロック信号発生回路１５０とを含む。 - 特許庁

A clock gating circuit 3 controls an output of a pulse of a clock signal CLK according to a clock gating signal CGS, and disables the clock gating signal CGS while the scan enable signal rises.例文帳に追加

クロックゲーティング回路３は、クロックゲーティング信号ＣＧＳに従いクロック信号ＣＬＫのパルスの出力を制御する一方、スキャンイネーブル信号が立ち上がっている間クロックゲーティング信号ＣＧＳを無効化する。 - 特許庁

The test circuit (70) includes a clock control circuit (80) and a scan enable control signal generation circuit (13).例文帳に追加

テスト回路（７０）は、クロック制御回路（８０）と、スキャンイネーブル制御信号生成回路（１３）とを備える。 - 特許庁

A clock enable generation circuit generates a clock enable signal whose rate of a term of validity is different in accordance with the speed grade signal arbitrated by the arbitration circuit.例文帳に追加

クロックイネーブル生成回路は、調停回路により調停されたスピードグレード信号に応じて、有効期間の比率が異なるクロックイネーブル信号を生成する。 - 特許庁

The panel 13 is provided with an active system state monitoring circuit 16, an enable circuit 17, a clock disconnection detection circuit 18, a clock selection circuit 19 and a phase synchronous oscillator 10.例文帳に追加

クロック分配盤１３は、現用系状態監視回路１６と、イネーブル回路１７と、クロック断検出回路１８と、クロック選択回路１９と、位相同期発振器１０とを備えている。 - 特許庁

The logic circuit includes an observing delay flip flop circuit 60 for observing the clock enable signal EN which is an output signal of the control circuit 53, in addition to a logic circuit whose clock is made gated.例文帳に追加

この論理回路は、ゲーテッドクロック化された論理回路に加えて、制御回路５３の出力信号であるクロックイネーブル信号ＥＮを観測するための観測用の遅延フリップフロップ６０を備えている。 - 特許庁

To continuously supply a stable internal clock signal to an internal circuit by providing a second switch circuit for selecting a clock enable signal in a first state and for selecting the output signal of a first latch circuit in a second state for supplying to a second latch circuit.例文帳に追加

ＤＬＬ回路のオーバーフロー時は、非オーバーフロー時と同様のタイミングで内部回路に内部クロック信号を供給することができない。 - 特許庁

To provide a semiconductor integrated circuit capable of testing a clock enable logic and a clock gating cell without necessitating a separate flip-flop for testing (operation of) a combination circuit constituting an enable logic of a clock gating.例文帳に追加

本発明は、クロックゲーティングのイネーブルロジックを構成する組合せ回路部（動作）試験用のフリップフロップを別個に必要とせずにクロックイネーブルロジック及びクロックゲーティングセルを試験可能な半導体集積回路を提供することを目的とする。 - 特許庁

When the asynchronous reset signal output from the synchronizer 10 is input to a clock enable terminal, and the clock input signal "clk" is input to the clock input terminal, a gating cell 20 outputs a clock signal "clock" to the object logic circuit 100.例文帳に追加

ゲーティングセル２０は、クロックイネーブル端子に、シンクロナイザ１０から出力された非同期リセット信号が入力され、クロック入力端子に、クロック入力信号ｃｌｋが入力されると、対象論理回路１００にクロック信号ｃｌｏｃｋを出力する。 - 特許庁

A selector 31 of a clock gate circuit GC passes a clock signal when an enable signal EN has a high level and passes the output signal of a toggle flip-flop 21 when the enable signal EN has a low level.例文帳に追加

クロックゲート回路ＧＣにおけるセレクタ３１はイネーブル信号ＥＮがハイレベルのときクロック信号を通過させ、イネーブル信号ＥＮがローレベルのときトグルフリップフロップ２１の出力信号を通過させる。 - 特許庁

A clock gating circuit 3b disables the clock gating signal CGS and reverses the clock signal CLK while the scan enable signal SCANEn rises.例文帳に追加

クロックゲーティング回路３ｂは、スキャンイネーブル信号ＳＣＡＮＥｎが立ち上がっている間クロックゲーティング信号ＣＧＳを無効化すると共にクロック信号ＣＬＫを反転させる。 - 特許庁

Moreover, a clock signal CLK and the internal clock enable signal INCE are input into the clock input buffer 10, and a NAND circuit which outputs the reverse of logical multiplication is provided.例文帳に追加

また、クロック入力バッファ１０には、クロック信号ＣＬＫ及び内部クロックイネーブル信号ＩＮＣＥが入力され、その論理積の反転を出力するＮＡＮＤ回路を設ける。 - 特許庁

The internal clock generating circuit 150 stops generation of an internal clock signal for a fixed period conforming to timing at which the signal level of an internal clock enable-signal is varied.例文帳に追加

内部クロック発生回路１５０は、内部クロックイネーブル信号の信号レベルが変化するタイミングから一定期間内部クロック信号の発生を停止する。 - 特許庁

When an output enable-signal/OE is shared as a suspend-instruction, the output enable-signal/OE is synchronized with a clock signal CLK by a synchronizing circuit 1 and a synchronizing output enable-signal OEB-SYNC is outputted.例文帳に追加

出力イネーブル信号／ＯＥをサスペンド命令として共用する際、同期化回路１により出力イネーブル信号／ＯＥをクロック信号ＣＬＫに同期化して同期化出力イネーブル信号ＯＥＢ＿ＳＹＮＣが出力される。 - 特許庁

To enable the set of the oscillation frequency of a clock oscillating circuit that a local oscillation circuit can oscillate most stably and the use of the reception sensitivity of a clock device with a heterodyne type receiver in a proper state, and to prevent deterioration of the clocking precision of a clock circuit.例文帳に追加

局部発振回路が最も安定して発振することができる時計発振回路の発振周波数を設定することを可能とし、ヘテロダイン方式の受信機を備えた計時装置の受信感度を良好な状態で使用でき、時計回路の計時精度を劣化させない。 - 特許庁

When integrating them, in place of a clock gate circuit (CGC2) that is discarded by the integration, a circuit element (3) is arranged which connects the input terminal of a clock enable signal (CEN) of the relevant clock gate circuit to a fault detection path.例文帳に追加

統合を行うときは、前記統合によって廃止するクロックゲート回路（ＣＧＣ２）に代えて、当該クロックゲート回路のクロックイネーブル信号（ＣＥＮ）の入力端子を故障検出経路まで接続する回路要素（３）を配置する。 - 特許庁

The clock enabler 300 masks a clock 304 by an OR circuit 320 by using an enable signal (latch output signal 311) corrected by a latch circuit 310.例文帳に追加

クロックイネーブラ３００は、ラッチ回路３１０において補正されたイネーブル信号（ラッチ出力信号３１１）を使用して、論理積回路３２０によってクロック３０４をマスクする。 - 特許庁

To reduce the power consumption of a logic circuit by making its clock gated, and to improve observability of a control circuit which outputs a clock enable signal in a scan test operation.例文帳に追加

ゲーテッドクロック化により、論理回路の消費電力を低減するともに、スキャンテスト時において、クロックイネーブル信号を出力する制御回路の観測性を向上させる。 - 特許庁

The clock control circuit is used to load delay data to a delay circuit and includes a latch which receives an enable signal and a delay line signal and is made usable with a clock.例文帳に追加

遅延データを遅延回路にロードするのに用いられるクロック制御回路であって、この回路には、イネーブル信号及び遅延線信号を受信する、クロックで使用可能になるラッチが含まれている。 - 特許庁

To enable an inner circuit to be easily laid out decreasing clock skew without increasing it in area and a clock drive circuit to be efficiently arranged.例文帳に追加

面積増加を伴うことなく内部回路のレイアウトの容易化を図りかつクロックスキューを低減するとともに、効率的にクロックドライブ回路を配置する。 - 特許庁

A multi-enable module 210 transmits a digital clock signal to a digital circuit 221 according to the digital power signal, and generates a digital clock signal according to a selection signal and based on either of the operational clock signal and an oscillator clock.例文帳に追加

マルチ−イネーブルモジュール２１０は、デジタルパワー信号に従ってデジタル回路２２１にデジタルクロック信号を送信し、選択信号に従うとともに作動クロック信号と発振器クロックのうちの一方に基づいてデジタルクロック信号を発生する。 - 特許庁

The circuit 20 generates an enable signal sinenb for supplying the serial data sin by synchronizing a strobe signal stb using the clock clk.例文帳に追加

回路２０は、クロックclkによりストローブ信号stbを同期化して、シリアルデータsinをサンプリングするためのイネーブル信号sinenbを生成する。 - 特許庁

In the memory control circuit 107, a refresh-period is decided based on these internal clock 109 and the enable-signal 110.例文帳に追加

メモリコントロール回路１０７では、これ等の内部クロック１０９及びイネーブル信号１１０に基づいてリフレッシュ周期を判定する。 - 特許庁

RESETTING CIRCUIT OF DATA PATH USING CLOCK ENABLE SIGNAL, RESETTING METHOD, AND SEMICONDUCTOR MEMORY DEVICE EQUIPPED WITH THE SAME例文帳に追加

クロックイネーブル信号を利用したデータ経路のリセット回路、リセット方法及びこれを備える半導体メモリ装置 - 特許庁

For example, first, the self-test circuit 10A is started by an enable-signal EA, and a test is performed based on a clock signal CKA.例文帳に追加

例えば、まずイネーブル信号ＥＡによって自己試験回路１０Ａが起動され、クロック信号ＣＫＡに基づいて試験が行われる。 - 特許庁

The layout device 51 includes an enable signal generation part 55, and a clock gating circuit addition part 56.例文帳に追加

本発明にかかるレイアウト装置５１は、イネーブル信号生成処理部５５と、クロックゲーティング回路追加処理部５６とを備えている。 - 特許庁

A timing control circuit 200 is provided with a delay circuit group 202 for delaying a reference clock signal CLK, a selection circuit 203 for selecting signals C1 to C6 on the basis of a selection signal CTL, and an enable signal generation circuit 204 for generating the enable signal EN on the basis of an enable clock signal CLKe.例文帳に追加

タイミング制御回路２００は、基準クロック信号ＣＬＫを遅延させる遅延回路群２０２と、選択信号ＣＴＬに基づいて信号Ｃ１〜Ｃ６を選択する選択回路２０３と、イネーブルクロック信号ＣＬＫｅに基づいてイネーブル信号ＥＮを生成するイネーブル信号生成回路２０４を備える。 - 特許庁

Controlling to read out data from a memory 4 synchronizing with the rise of a double cycle clock circuit 5 by controlling clock enable signal of the memory 4, shares the data bus between the memory 4 and the double cycle clock circuit.例文帳に追加

メモリ４のクロックイネーブル信号の制御により２倍周期クロックの回路５の立上がりに同期させてメモリ４からデータを読み出すように制御することで、メモリ４のデータバスと２倍周期クロックの回路のデータバスとを共用化する。 - 特許庁

The gating cell GC has a latch circuit for latching an enable signal to activate an object of the clock gating in synchronization with a clock signal.例文帳に追加

そのゲーティングセルＧＣは、クロックゲーティングの対象を活性化させるイネーブル信号をクロック信号に同期してラッチするラッチ回路を備える。 - 特許庁

The control circuit outputs the clock enable signal via the second terminal, and outputs the selection signal via the second terminal, to the SDRAM, while synchronized with the second clock signal.例文帳に追加

制御回路は、ＳＤＲＡＭに対し、第２クロック信号に同期して、第２端子を介して前記クロックイネーブル信号を出力し、第３端子を介してセレクト信号を出力する。 - 特許庁

A slave operates by receiving a clock signal when the clock enable signal is valid, and transfers data in response to the transfer request arbitrated by the arbitration circuit.例文帳に追加

スレーブは、クロックイネーブル信号が有効なときにクロック信号を受けて動作し、調停回路により調停された転送要求に応じてデータを転送する。 - 特許庁

In order to operate a gated clock designed logic circuit correctly as specified, a timing restriction imposed to an enable logic for controlling clock signal supply must be satisfied.例文帳に追加

ゲーテッドクロック設計された論理回路が仕様通り正しく動作するためには、クロック信号の供給を制御するイネーブル論理に課されるタイミング制約を満たすことが必要である。 - 特許庁

The process compensating circuit adjusts tilt of the dummy bit line responding to an internal clock generated in an external clock applied from the outside of a semiconductor memory device, and issues a sense amplifier enable-signal.例文帳に追加

プロセス補償回路は、半導体メモリ装置の外部から印加される外部クロックにより生じる内部クロックに応答してダミービットラインの傾度を調節してセンスアンプイネーブル信号を発する。 - 特許庁

In this semiconductor memory, a clock input buffer which outputs an internal clock signal INCLK is provided, and a NOT circuit 15 into which a external signal/CS is input is provided; and the output of the NOT circuit 15 and a refresh demand signal RFR are input, and an OR circuit 16 which outputs their logical sum as an internal clock enable signal INCE to the clock input buffer 10 is provided.例文帳に追加

半導体記憶装置において、内部クロック信号ＩＮＣＬＫを出力するクロック入力バッファを設け、外部信号／ＣＳが入力されるＮＯＴ回路１５を設け、このＮＯＴ回路１５の出力及びリフレッシュ要求信号ＲＦＲが入力され、その論理和を内部クロックイネーブル信号ＩＮＣＥとして、クロック入力バッファ１０に対して出力するＯＲ回路１６を設ける。 - 特許庁

Each stage includes a flip flop/logic circuit, receives a set enable signal from an output of the preceding stage, is set by one leading edge of a clock phase under the existence of the enable signal and is reset by the tailing edge of the clock phase.例文帳に追加

各段は、フリップフロップ／論理回路を含み、直前の段の出力からセットイネーブル信号を受信し、イネーブル信号の存在下でクロック位相の１つの立ち上がりエッジによりセットされ、クロック位相の立ち下がりエッジによりリセットされる。 - 特許庁

This circuit is composed of first and second registers 5 and 6 for delaying input signals by one clock, first and second exclusive OR circuits 7 and 8 for exclusively ORing two input signals, an AND circuit 9 for ANDing two input signals and a register 10 with clock enable input provided with a clock enable input.例文帳に追加

入力信号を１クロック分遅延させる第一のレジスタ５及び第二のレジスタ６と、二つの入力信号の排他的論理和を求める第一の排他的論理和回路７及び第二の排他的論理和回路８と、二つの入力信号の論理積を求める論理積回路９と、クロックイネーブル入力を備えたクロックイネーブル入力付レジスタ１０とにより構成する。 - 特許庁

A special insertion part 5 inserts a selector circuit for selecting the enable signal when a delay dispersion value of an integrated circuit is the upper limit value of delay dispersion or less, and for selecting a signal of fixing the clock gating circuit in a clock signal passing state, and the clock gating circuit with a selector comprising the clock gating circuit with a signal selected by the selector circuit input into an enable input terminal.例文帳に追加

特別挿入部５により、集積回路の遅延ばらつき値が遅延ばらつき上限値以下であるときにイネーブル信号を選択し、そうでないときには、クロックゲーティング回路をクロック信号が通過する状態に固定する信号を選択するセレクタ回路と、そのセレクタ回路により選択された信号がイネーブル入力端子に入力されるクロックゲーティング回路からなる、セレクタ付きクロックゲーティング回路を挿入する。 - 特許庁