To provide a full depletion SOI type semiconductor device, where a threshold voltage is controlled dynamically (changed).例文帳に追加

閾値電圧Ｖ_thを動的に制御（変更）し得る完全空乏ＳＯＩ型半導体装置を提供する。 - 特許庁

The depletion layer of the photoconductive layer (1) can be controlled by the voltage applied to the third electrode (3).例文帳に追加

第３の電極（３）に印加される電圧により光伝導層（１）の空乏層が制御可能である。 - 特許庁

The range of the depletion region is varied as function of a voltage applied to the gate terminal.例文帳に追加

空乏領域の範囲は、ゲート端子に加えられた電圧の関数として変化する。 - 特許庁

To enhance breakdown voltage by a constitution having a depletion type channel region.例文帳に追加

デプレッション型のチャンネル領域を有する構成で耐圧を向上させる。 - 特許庁

Therefore, the depletion of the gate electrode and the threshold voltage can stably be decreased.例文帳に追加

したがって、ゲート電極の空乏化および閾値電圧を安定的に低下させることができる。 - 特許庁

To perform a perfect depletion type operation and to suppress the decline of a threshold voltage.例文帳に追加

完全空乏型の動作を実現し、且つ、閾値電圧の低下を抑制すること。 - 特許庁

Since a depletion layer spreads toward the inside of the drain region, the breakdown voltage is high.例文帳に追加

空乏層がドレイン領域の内部に向かって広がるので耐圧が高い。 - 特許庁

To reduce variance in the output voltage of a depletion MOS reference voltage circuit in a semiconductor integrated circuit device mounted with a submicron CMOS integrated circuit and the depletion MOS reference voltage circuit.例文帳に追加

サブミクロンＣＭＯＳ集積回路とデプレッションＭＯＳ基準電圧回路とを搭載した半導体集積回路装置において、デプレッションＭＯＳ基準電圧回路の出力電圧のばらつきを小さくすること。 - 特許庁

The applied voltage value V is derived from the sum of a reference voltage value V1, an atmospheric pressure correction value V2, a depletion correction value V3, an atmospheric pressure depletion correction value V4 and the other correction value V5.例文帳に追加

印加電圧値Ｖは，基準電圧値Ｖ１と，気圧補正値Ｖ２と，減耗補正値Ｖ３と，気圧減耗補正値Ｖ４と，その他の補正値Ｖ５との和により導出される。 - 特許庁

If a voltage is applied between the activated areas 1a, 1b, since a depletion layer expands in either of pn-bonded areas, the voltage is also distributed to the depletion layer and an electric field in the side wall insulator film 7 is relaxed.例文帳に追加

活性領域１ａ，１ｂ間に電圧が印加されると、いずれかのｐｎ接合部に空乏層が広がるので、電圧が空乏層にも分配され、側壁絶縁膜７における電界が緩和される。 - 特許庁

When a reverse bias voltage is applied, a depletion layer 22 is formed on the n-type clad layer below the n-type contact layer, the depletion layer is expanded as the increase in the reverse bias voltage, and a leakage current is suppressed.例文帳に追加

逆バイアス印加時、ｎ型コンタクト層の下方でｎ型クラッド層に空乏層２２が形成され、逆バイアスの増大と共に空乏層が拡大され、漏洩電流が抑制される。 - 特許庁

The constant current source is constructed of a low withstand voltage depletion MOS Q1 and a high withstand voltage depletion MOS Q2 connected to a load L1 in series and connected to each other in series.例文帳に追加

定電流源は、負荷Ｌ１と直列に且つ相互に直列に接続された低耐圧ディプレッションＭＯＳ（Ｑ１）及び高耐圧ディプレッションＭＯＳ（Ｑ２）から成る。 - 特許庁

So, an inversion bias voltage is applied, and even if a depletion layer reaches the n+ layer 103, the abrupt enlargement-stop with the depletion layer is suppressed, resulting in suppressed voltage oscillation.例文帳に追加

これにより逆バイアス電圧が印加され、空乏層がｎ^+層１０３に到達しても、空乏層の拡大停止が急激となることが抑制でき、電圧振動が抑制される。 - 特許庁

The interval 13 between the cathode layer 1 and the anode contact layer 2 is in a range of not less than the width of a depletion layer formed at the lowest voltage of a reverse bias used, and not more than the width of the depletion layer formed at the highest voltage.例文帳に追加

また、カソード層１とアノードコンタクト層２との間隔１３を、使用する逆バイアスの最低電圧において形成される空乏層の幅以上で、最高電圧おいて形成される空乏層の幅以下の範囲とする。 - 特許庁

The depletion layer capacitance calculation apparatus 5 and the C-V characteristic measuring apparatus 1 accurately calculate the capacitance of the depletion layer in the semiconductor 7 for actually extending in all directions from the applying electrode 8 in the width corresponding to the applied voltage on the assumption that the depletion layer extends in the depth direction only.例文帳に追加

半導体７内で実際には印加電極８から印加電圧に応じた幅で全方向に拡がる空乏層の容量を、空乏層が深さ方向のみに拡がると仮定した仮想状態での容量として算出する空乏層容量算出装置５及びＣ−Ｖ特性測定装置１である。 - 特許庁

Further, a depletion layer which restricts the withstand voltage expands more to the channel area than to the drain area and the withstand voltage is improved.例文帳に追加

また、耐圧を制限する空乏層がドレイン領域よりもチャネル領域側により拡がり、耐圧が向上する。 - 特許庁

To provide a semiconductor device, allowing the breakdown voltage to be raised by relaxing the curvature of a depletion layer formed when a high voltage is applied.例文帳に追加

高電圧印加時に形成される空乏層の曲率を緩和して耐圧を向上させることができる半導体装置を提供する。 - 特許庁

As the depletion-mode FET for boosting the reference voltage is provided, the emitter-follower type bias circuit can operate at the low reference voltage.例文帳に追加

このように基準電圧を昇圧するデプレションモードＦＥＴを設けたことで、低い基準電圧で動作できる。 - 特許庁

A power amplifier bias protection for a depletion mode transistor is achieved according to the invention with a threshold voltage adaptation connected to the Gate of the depletion mode transistor.例文帳に追加

デプレッションモードトランジスタのための電力増幅器バイアス保護が、本発明によって、デプレッションモードトランジスタのゲートに接続された閾値電圧調節器を使用して実現される。 - 特許庁

In addition, when a second reverse bias voltage applied between the semiconductor substrate 11 and the second semiconductor region 14 is H-bias, adjacent second depletion layers extend and link mutually together, so as to cover the first depletion layers.例文帳に追加

また、半導体基板１１及び第２半導体領域１４の間に印加される第２逆バイアス電圧がＨバイアスのとき、隣接する第２空乏層は、拡がると共に第１空乏層を覆うように互いに繋がる。 - 特許庁

To provide a semiconductor device including a depletion type MOS transistor and an enhancement type MOS transistor, which provides a reference voltage circuit having an enhanced temperature characteristic or analog characteristic without increasing an area of the semiconductor device through addition of a circuit.例文帳に追加

Depletion型MOS TrとEnhance型MOS Trによって形成される半導体装置において、回路的な付加によって半導体装置の面積を増大させることなく、温度特性やアナログ特性を向上させた基準電圧回路を提供する。 - 特許庁

In addition, during a period in which the reset transistor 23 for resetting the FD part 26 is turned on, a drain voltage VRD of the reset transistor 23 is transited from a voltage Vrstl lower than a depletion potential to a voltage Vrsth higher than the depletion potential.例文帳に追加

そして、ＦＤ部２６をリセットするリセットトランジスタ２３がオンしている期間に、リセットトランジスタ２３のドレイン電圧ＶＲＤを、空乏化ポテンシャルよりも低い電圧Ｖｒｓｔｌから空乏化ポテンシャルよりも高い電圧Ｖｒｓｔｈに遷移させるようにする。 - 特許庁

The lightly doped collector well creates a depletion region between the collector and the base to perform an operation with a high voltage.例文帳に追加

軽くドープされたコレクタ井戸が、コレクタ及びベースの間の空乏領域を作り、高い電圧での動作ができる。 - 特許庁

An N-channel type transistor forming the inverter in a high voltage clock generation circuit is constituted of a depletion transistor.例文帳に追加

高電圧クロック発生回路内のインバータを形成するＮチャネル型トランジスタをデプレッショントランジスタで構成した。 - 特許庁

The n+ stopper layer 4 stops the extension of a depletion layer extended from the side of the p+ anode layer 3 to an n- drift layer 1 by an applied voltage.例文帳に追加

このｎ^+ ストッパ層４は、印加電圧でｐ^+ アノード層３側からｎ^- ドリフト層１へ広がる空乏層の伸びを停止させる。 - 特許庁

The output transistor 20 comprises a depletion type NMOS transistor having a threshold voltage of a negative value.例文帳に追加

出力トランジスタ２０は、しきい値電圧が負電圧のデプレッション型のＮＭＯＳトランジスタで構成されている。 - 特許庁

When voltage applied to the P type well 123 is changed to -5 V, a depletion layer 124 is formed in the channel.例文帳に追加

Ｐ型ウェル１２３に対して印加される電圧が−５Ｖに変化すると，チャネルに空乏層１２４が形成される。 - 特許庁

When a reverse voltage is applied, the first forward FP 45 stops the depletion layer extending from the active layer 10.例文帳に追加

逆方向の電圧印加時、第１順方向ＦＰ４５は、活性領域１０から伸びる空乏層を止める。 - 特許庁

When a forward voltage is applied, the first reverse FP 55 stops a depletion layer extending from the isolation region 30.例文帳に追加

順方向の電圧印加時、第１逆方向ＦＰ５５は、分離領域３０から伸びる空乏層を止める。 - 特許庁

To use a transistor of the same depletion type as that of a transistor for RF amplification for a transistor for a switch, and to reduce a threshold voltage.例文帳に追加

スイッチ用トランジスタにＲＦ増幅用トランジスタと同じデプレション形のトランジスタを用いるとともに、しきい値電圧を浅くする。 - 特許庁

The n buffer layer 23 can prevent vibration from being generated in current and voltage, without abruptly stopping the growth of a depletion layer in turn-off.例文帳に追加

ｎバッファ層２３はターンオフ時に空乏層の伸びを急激に止めず、電流、電圧に振動が発生することを防止できる。 - 特許庁

While a semiconductor device is off, a depletion layer is spread wide in the range 8b of low impurity concentration, and required voltage resistance can be secured.例文帳に追加

半導体装置のオフ時に、空乏層が不純物濃度の薄い範囲８ｂに広く拡がり、必要な耐圧を確保できる。 - 特許庁

If the width of the high impurity concentration is not wider than 30 nm, a perfect depletion type operation can be performed and, further, the decline of a threshold voltage can be suppressed.例文帳に追加

高濃度領域６の幅が３０ｎｍ以下であれば、完全空乏型の動作が実現し、且つ、閾値電圧の低下が抑制される。 - 特許庁

Therefore, even when a voltage is applied to the PN junction part, the depletion layer 10 does not reach the interfacial potential generation part.例文帳に追加

したがって、ＰＮ接合部に電圧が印加された場合にも、空乏層１０は界面準位発生部に到達しない。 - 特許庁

By forming the impurity diffusion regions 9, a depletion layer can be extended toward the base region side to increase a withstand voltage.例文帳に追加

この不純物拡散領域９を形成することによりベース領域側に空乏層を伸ばして耐圧を向上させることができる。 - 特許庁

The embedded region is disposed with a distance in which a depletion layer spreading around the embedded region is pinched off in application of a reverse-direction voltage.例文帳に追加

また、埋め込み領域は、逆方向電圧印加時に、埋め込み領域周囲に広がる空乏層がピンチオフする距離で配置する。 - 特許庁

The distant space can easily expand a depletion layer from the (p+l)-layer 13, and the breakdown voltage is further ensured.例文帳に追加

この離間したスペースによって、Ｐ＋Ｌ層１３から空乏層が拡がりやすくなり、さらに耐圧が確保される。 - 特許庁

The partial depletion type nMOS has a back gate region (14) to which a voltage is applicable independent of a gate terminal under the UTB.例文帳に追加

部分空乏型のｎＭＯＳは、ＵＴＢの下に、ゲート端子とは独立に電圧が印加可能にされたバックゲート領域（１４）を有する。 - 特許庁

Thus, the extension of a depletion layer is promoted in the part of the semiconductor substrate 5 under the conductive film 12, so that the breakdown voltage can be enhanced.例文帳に追加

これにより、半導体基板５の導電膜１２の下の部分で、空乏層の伸びが助長され、耐圧を向上させることができる。 - 特許庁

A gate is doped with N-type impurities, such that when a gate voltage is 0, a depletion region is formed in the drift region.例文帳に追加

ゲートは、ゲート電圧がゼロのときにドリフト領域に空乏領域が形成されるようにＮ型ドープされる。 - 特許庁

To provide a semiconductor device that strikes a balance between the high breakdown voltage and the low on-resistance owing to complete depletion in a second drift region.例文帳に追加

第２ドリフト領域の完全空乏化による高耐圧と低オン抵抗とを両立させることができる、半導体装置を提供する。 - 特許庁

Furthermore, the P+ type silicon region 15a is arranged to form a substantially integrated depletion layer upon application of a reverse voltage.例文帳に追加

また、Ｐ^＋形シリコン領域１５は、逆電圧印加時に実質的に一体化した空乏層を形成するよう配置されている。 - 特許庁

With such a structure, remarkable variation in curvature of a depletion layer is reduced and breakdown voltage characteristics of the protection diode 1 are enhanced.例文帳に追加

この構造により、空乏層の大きな曲率変化を低減し、保護ダイオード１の耐圧特性を向上させている。 - 特許庁

A source follower circuit included in a solid-state imaging element in the contact type linear sensor has a depletion MOS transistor connected to a power supply potential and an enhancement MOS transistor connected to a ground potential, wherein a signal voltage passed through an amplifier circuit is applied to the gate electrode of the depletion MOS transistor and a selection signal is applied as a gate voltage of the depletion MOS transistor.例文帳に追加

密着型リニアセンサ内の固体撮像素子が有するソースフォロア回路について、電源電位に接続されたディプレッションＭＯＳトランジスタと、グランド電位に接続されたエンハンスメントＭＯＳトランジスタとを有し、ディプレッションＭＯＳトランジスタのゲート電極に増幅回路を経た信号電圧を印加し、ディプレッションＭＯＳトランジスタのゲート電圧に選択信号を印加する。 - 特許庁