「"depletion-type"」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

SILICON SUBSTRATE AND ITS MANUFACTURING METHOD, AND PARTIAL DEPLETION TYPE FIELD EFFECT TRANSISTOR例文帳に追加

シリコン基板およびその製造方法並びに部分空乏型の電界効果トランジスタ - 特許庁

The vertical MISFETs (SV_1, SV_2) are perfect depletion-type MISFETs.例文帳に追加

縦型ＭＩＳＦＥＴ（ＳＶ_１、ＳＶ_２）は、完全空乏型ＭＩＳＦＥＴで構成されている。 - 特許庁

A perfect depletion type MISFET and a partial depletion type MISFET having a body electrode are formed on an SOI substrate, a network circuit 1 for providing logical arithmetic is composed of the perfect depletion type MISFET and a buffer circuit 2, to which the output of the network is connected, is composed of the partial depletion type MISFET, to which respective gate electrode and body electrode are connected.例文帳に追加

ＳＯＩ基板上に、完全空乏型ＭＩＳＦＥＴと、ボディ電極を有する部分空乏型ＭＩＳＦＥＴとを形成し、論理演算を実現するネットワーク回路１は、完全空乏型ＭＩＳＦＥＴによって構成し、ネットワーク出力が接続されるバッファ回路２は、それぞれのゲート電極とボディ電極とが接続された部分空乏型ＭＩＳＦＥＴによって構成する。 - 特許庁

The flash EEPROM turns to a depletion type in a neutral state.例文帳に追加

また、フラッシュＥＥＰＲＯＭの中性状態でもディプレッション型になるようにする。 - 特許庁

To enhance breakdown voltage by a constitution having a depletion type channel region.例文帳に追加

デプレッション型のチャンネル領域を有する構成で耐圧を向上させる。 - 特許庁

The FET Q6 is injected with positive charges, to make it a depletion type with the gate connected to the source.例文帳に追加

Ｑ６にはプラスチャージを注入してデプレッション型とし、そのゲートとソースを接続する。 - 特許庁

To perform a perfect depletion type operation and to suppress the decline of a threshold voltage.例文帳に追加

完全空乏型の動作を実現し、且つ、閾値電圧の低下を抑制すること。 - 特許庁

The regulator module 801 includes a differential amplification circuit by a depletion-type transistor.例文帳に追加

レギュレータモジュール８０１はデプリーション型トランジスタによる差動増幅回路を内包する。 - 特許庁

The electrooptical device is characterized in that a peripheral circuit is composed of a P type transistor as a partial depletion type channel layer and a transistor connected to a pixel electrode is a P type transistor as a complete depletion type channel layer.例文帳に追加

周辺回路は、部分空乏型のチャネル層であるＰ型トランジスタによって構成され、画素電極に接続するトランジスタは、完全空乏型のチャネル層であるＰ型トランジスタである電気光学装置とする。 - 特許庁

The FET 1 and the depletion-type FET 2 have a relation Wg2<Wg1 where Wg1 is the gate width of the FET 1 and Wg2 is that of the depletion-type FET 2.例文帳に追加

ＦＥＴ１のゲート幅をＷｇ１、デプリーション型のＦＥＴ２のゲート幅をＷｇ２と表記すると、Ｗｇ２＜Ｗｇ１の関係がある。 - 特許庁

The logic circuit includes complete depletion type nMOS (7) and pMOS (8) having the SOI structure formed on the UTB.例文帳に追加

論理回路は、ＵＴＢ上に形成されたＳＯＩ構造を有する完全空乏型のｎＭＯＳ（７）とｐＭＯＳ（８）を含む。 - 特許庁

For a comparatively large transmission signal, the depletion type FETs (M1, M2) operate in a saturation region and restrict the transmission signal to pass.例文帳に追加

一方、比較的大きな送信信号に対しては、デプレッション型ＦＥＴ（Ｍ１，Ｍ２）が飽和領域で動作して送信信号の通過を制限する。 - 特許庁

The regulator circuit 104 further includes substrate potential control means for controlling the substrate potential of the depletion type NMOS transistor.例文帳に追加

レギュレータ回路１０４は、デプレッション型のＮＭＯＳトランジスタの基板電位を制御するための基板電位制御手段をさらに備える。 - 特許庁

Further, a semiconductor element of a complete depletion type is used to obtain the semiconductor device which operates at a high speed with the electromotive force of a solar battery.例文帳に追加

さらに、半導体素子を完全空乏型とすることにより、太陽電池の起電力でも高速動作する半導体装置を得ることができる。 - 特許庁

The driving circuit 1 is equipped with an oscillator 11 which outputs a control signal turning on/off a depletion type GaN-based HEMT 10 to the gate of the HEMT 10.例文帳に追加

駆動回路１は、デプレッション型のGaN 系HEMT１０のゲートに、HEMT１０をオン／オフさせる制御信号を出力する発振器１１を備える。 - 特許庁

By combining a depletion type NMOS transistor and a resistor, current flow limitation is applied when a through-current flows.例文帳に追加

ディプリーション型NMOSトランジスタと抵抗を組み合わせて、貫通電流が流れたときに電流制限がかかるような構成とした。 - 特許庁

The output transistor 20 comprises a depletion type NMOS transistor having a threshold voltage of a negative value.例文帳に追加

出力トランジスタ２０は、しきい値電圧が負電圧のデプレッション型のＮＭＯＳトランジスタで構成されている。 - 特許庁

The second differential circuit has a plurality of enhancement type transistors (MP1, MP2) which are complementary to the depletion type transistors (MN1, MN2).例文帳に追加

第２差動回路は、デプレッション型トランジスタ（ＭＮ１、ＭＮ２）と相補の複数のエンハンスメント型トランジスタ（ＭＰ１、ＭＰ２）を備える。 - 特許庁

The first differential circuit has a plurality of depletion type transistors (MN1, MN2), and has a first output node (NA) and a second output node (NB).例文帳に追加

第１差動回路は、複数のデプレッション型トランジスタ（ＭＮ１、ＭＮ２）を備え、第１出力ノード（ＮＡ）と第２出力ノード（ＮＢ）とを備える。 - 特許庁

To suppress variations in a threshold caused by a thickness of a silicon layer film of a complete depletion type SOI MOSFET.例文帳に追加

完全空乏型ＳＯＩ ＭＯＳＦＥＴのシリコン層膜厚に起因するしきい値ばらつきを抑制する。 - 特許庁

The reception input protecting circuit 10 includes two depletion type FETs (M1, M2) which are connected in series to each other.例文帳に追加

受信入力保護回路１０は、互いに直列的に接続された２つのデプレッション型ＦＥＴ（Ｍ１，Ｍ２）を備えている。 - 特許庁

The local decoder circuit comprises plural depletion-type NMOS transistors connected across the respective local and global word lines.例文帳に追加

ロ−カルデコ−ダ回路は対応するロ−カル及びグロ−バルワ−ドラインの間に各々連結された複数の空乏型ＮＭＯＳトランジスタを含む。 - 特許庁

To use a transistor of the same depletion type as that of a transistor for RF amplification for a transistor for a switch, and to reduce a threshold voltage.例文帳に追加

スイッチ用トランジスタにＲＦ増幅用トランジスタと同じデプレション形のトランジスタを用いるとともに、しきい値電圧を浅くする。 - 特許庁

To extract parameters which can reproduce the transient characteristics of a partial depletion type SOI transistor in a circuit simulation.例文帳に追加

回路シミュレーション上において、部分空乏型ＳＯＩトランジスタの過渡特性を高精度に再現できるパラメータを抽出する。 - 特許庁

METHOD, DEVICE AND PROGRAM FOR SIMULATING CIRCUIT CONTAINING PARTIAL DEPLETION TYPE MOS TRANSISTOR TO BE OPERATED FOR FLOATING IN BODY AREA THEREOF例文帳に追加

ボディ領域がフローティング動作する部分空乏型ＭＯＳトランジスタを含む回路のシミュレーション方法及び装置並びにプログラム - 特許庁

If the width of the high impurity concentration is not wider than 30 nm, a perfect depletion type operation can be performed and, further, the decline of a threshold voltage can be suppressed.例文帳に追加

高濃度領域６の幅が３０ｎｍ以下であれば、完全空乏型の動作が実現し、且つ、閾値電圧の低下が抑制される。 - 特許庁

The transistors 31-34 are depletion type so that they turn on at the dry time of power source.例文帳に追加

ＰｃｈＭＯＳトランジスタ３１〜３４は、デプレッション形であることで、電源未投入時にオン状態となる。 - 特許庁

The partial depletion type nMOS has a back gate region (14) to which a voltage is applicable independent of a gate terminal under the UTB.例文帳に追加

部分空乏型のｎＭＯＳは、ＵＴＢの下に、ゲート端子とは独立に電圧が印加可能にされたバックゲート領域（１４）を有する。 - 特許庁

To provide a semiconductor device which has a partial depletion type SOI MOSFET with an improved current driving capacity.例文帳に追加

電流駆動能力をいっそう向上させた部分空乏型ＳＯＩ ＭＯＳＦＥＴを有する半導体装置を提供する。 - 特許庁

The thickness of an element forming region 3 below a channel region can sufficiently be secured and a partial depletion-type element is obtained.例文帳に追加

チャネル領域の下の素子形成領域３の厚みを十分確保でき、部分空乏型の素子とされている。 - 特許庁

METHOD FOR SPICE PARAMETER EXTRACTION, SPICE CALCULATION AND DEVICE ANALYSIS OF PARTIAL DEPLETION TYPE SOI MOSFET例文帳に追加

部分空乏型のＳＯＩＭＯＳＦＥＴのＳＰＩＣＥパラメータ抽出、ＳＰＩＣＥ計算及びデバイス解析の方法 - 特許庁

To suppress threshold roll-off in a complete depletion-type SOI transistor without dependence on reduction in the thickness of an SOI film.例文帳に追加

完全空乏型ＳＯＩトランジスタにおいて、ＳＯＩ膜の薄膜化に依存せず閾値Ｒｏｌｌ−ｏｆｆを抑制すること。 - 特許庁

An nMOS transistor 130 is of a depletion type and has a gate electrode 135 of a mid gap gate.例文帳に追加

一方、ｎＭＯＳトランジスタ１３０は、デプレッション型であり、且つ、ゲート電極１３５がミッドギャップゲートである。 - 特許庁

In the charge/discharge control circuit, a constant current circuit serving as an intermediate terminal disconnection detection circuit is provided to a terminal to which secondary batteries are connected, and includes a depletion type metal oxide semiconductor (MOS) transistor and a resistor connected between a gate terminal and a source terminal of the depletion type MOS transistor.例文帳に追加

充放電制御回路の２次電池が接続される端子に設けられた中間端子はずれ検出回路の定電流回路を、デプレッション型ＭＯＳトランジスタと、デプレッション型ＭＯＳトランジスタのゲート端子とソース端子間に接続した抵抗とで構成する。 - 特許庁

To control the on/off of a depletion type transistor arranged as the shutdown transistor of an output transistor between the gate of an output transistor with a source follower configuration and an output terminal to which a load is connected by using the depletion type transistor having a comparatively low withstand voltage (that is, a small element area).例文帳に追加

ソースフォロア構成の出力トランジスタのゲートと負荷が接続される出力端子との間に、出力トランジスタのシャットダウンとして設けられたデプレーション型トランジスタに、比較的低耐圧（すなわち、小素子面積）のものを用いて、そのオン、オフを制御できるようにする。 - 特許庁

A fuse element 31 for laser trimming, a breeder resistor 410, a complete depletion-type high-speed MOS transistor 201 and a partial depletion- type high breakdown strength-type MOS transistor 210 are formed of a single- crystal silicon device formation layer 103 on an SOI substrate.例文帳に追加

レーザトリミング用ヒューズ素子３１とブリーダー抵抗４１０と完全空乏型の高速ＭＯＳトランジスタ２０１、及び部分空乏型の高耐圧型ＭＯＳトランジスタ２１０は、ＳＯＩ基板上の単結晶シリコンデバイス形成層１０３で形成されている。 - 特許庁

To provide a method of manufacturing a full depletion type SOI transistor, which can suppress SOI layer film thickness dependency of a threshold while preventing a parasitic channel when the threshold is controlled with concentration of impurities to be doped into a channel forming portion, in the full depletion type SOI transistor, especially, an NMOS transistor.例文帳に追加

完全空乏型ＳＯＩトランジスタ、特にＮＭＯＳトランジスタにおいて、閾値をチャネル形成部へ導入する不純物濃度で制御しようとした場合に、寄生チャネルを防止しつつ、かつ、閾値のＳＯＩ膜厚依存性が抑制できる完全空乏型ＳＯＩトランジスタの製造方法を提供する。 - 特許庁

A digital circuit 100 includes: a level shift circuit unit 110 consisting of two depletion type FETs to shift the voltage level of an input voltage in the negative direction; and an inverter circuit unit 120 consisting of two depletion type FETs to invert a logical output by using the input voltage subjected to level shifting.例文帳に追加

デジタル回路１００は、２つのディプレッション型ＦＥＴから構成され、入力電圧の電圧レベルをマイナス方向にシフトするレベルシフト回路ユニット１１０と、２つのディプレッション型ＦＥＴから構成され、レベルシフトされた入力電圧を用いて論理出力を反転させるインバータ回路ユニット１２０と、を備えている。 - 特許庁

To provide a method of manufacturing a full depletion type SOI transistor, which can suppress SOI layer film thickness dependency of a threshold, even if the threshold is controlled at concentration of impurities to be doped into a channel forming portion while preventing a parasitic channel, in the full depletion type SOI transistor, especially, an NMOS transistor.例文帳に追加

完全空乏型ＳＯＩトランジスタ、特にＮＭＯＳトランジスタにおいて、寄生チャネルを防止しつつ、かつ閾値をチャネル形成部へ導入する不純物濃度で制御しようとした場合にも、閾値のＳＯＩ層膜厚依存性が抑制される完全空乏型ＳＯＩトランジスタの製造方法を提供する - 特許庁

To provide a complete depletion type SOI MOSFET capable of suppressing short channel effect caused by permitting a drain electric field to pass through a BOX layer when the thickness of an SOI layer or the BOX layer is made to be an identical thickness to that of a conventional complete depletion type SOI MOSFET, and of suppressing kink effect.例文帳に追加

ＳＯＩ層またはＢＯＸ層の厚さを従来の完全空乏型ＳＯＩ ＭＯＳＦＥＴと同様の厚さとした状態で、ＢＯＸ層をドレイン電界が通り抜けることにより発生する短チャネル効果を抑制でき、さらにキンク効果を抑制することのできる、完全空乏型ＳＯＩ ＭＯＳＦＥＴの提供。 - 特許庁

The high frequency switch switches transmission and reception operations of the communication apparatus, and is characterized by including: a depletion type NMOS transistor being a receiver side switch; an enhancement type NMOS transistor being a transmitter side switch; and a negative bias circuit connected to the gate of the depletion type NMOS transistor.例文帳に追加

通信装置の送信動作及び受信動作を切り替える高周波スイッチであって、受信側のスイッチであるデプレッション型ＮＭＯＳトランジスタと、送信側のスイッチであるエンハンスメント型ＮＭＯＳトランジスタと、デプレッション型ＮＭＯＳトランジスタのゲートに接続される負バイアス回路と、を備えることを特徴とする高周波スイッチ。 - 特許庁

Respective programmable elements are constituted of depletion type transistors D100, D101 being same as memory cells of a mask ROM apparatus, the depletion type transistors are programmed in a first program state of a conduction state in an ion injection process for memory cells of the mask ROM apparatus or in a second program state of a non-conduction state.例文帳に追加

プログラム可能な素子の各々はマスクＲＯＭ装置のメモリセルと同一の空乏型トランジスタＤ１００，Ｄ１０１で構成され、空乏型トランジスタはマスクＲＯＭ装置のメモリセルに対するイオン注入工程で導通状態の第１プログラム状態又は非導通状態の第２プログラム状態にプログラムされる。 - 特許庁

With such a constitution, the transient characteristics of the partial depletion type transistor can be reproduced with high precision and the SPICE simulation can be practiced with high precision.例文帳に追加

これによって、部分空乏型ＳＯＩトランジスタの過渡特性を高精度に再現することができ、ＳＰＩＣＥシミュレーションを高精度に実行することができる。 - 特許庁

As a result, depletion type thin film transistors for realizing simultaneously the countermeasures against static electricity and the array inspection can be manufactured in the same processes entirely equal to processes for manufacturing the TFTs provided in the pixels.例文帳に追加

このようにして、画素内に設けられたＴＦＴを作製する工程と全く同じ工程で、静電気対策とアレイ検査を同時に実現するためのディプリーション型の薄膜トランジスタを作製することができる。 - 特許庁

In a DRAM memory cell constituted of an access Tr103 and a cell capacitor 104, a depletion type MOSFET is used for the access Tr103 and the cell capacitor 104.例文帳に追加

アクセスＴｒ１０３及びセルキャパシタ１０４とで構成されるＤＲＡＭメモリセルにおいて、アクセスＴｒ１０３及びセルキャパシタ１０４にデプレッション型ＭＯＳＦＥＴを用いる。 - 特許庁