「バイポーラ接合トランジスタ」に関連した英語例文の一覧と使い方(7ページ目) - Weblio英語例文検索

ヘテロ接合バイポーラトランジスタを形成する方法は、エミッタキャップ層(118)上にエッチングマスク(96)を形成して、該キャップ層の一部を露出し、該キャップ層の露出した部分を選択的にエッチングしてリエントリ形状(100)を形成すると共にエミッタ層(116)の一部を露出させる。例文帳に追加

A method for producing the hetero-junction bipolar transistor includes forming an etching mask (96) on an emitter cap layer (118), forming a reentry shape (100) by selectively etching the exposed portion the cap layer, and exposing a portion of the cap layer, and exposing a portion of an emitter layer (116). - 特許庁

回路構成上少なくとも一つのヘテロ接合バイポーラトランジスタのベース−エミッタ間電圧は１．３Ｖ以下であり、前記ベース−エミッタ間電圧印加状態でのベース電流の時間的ばらつきは測定開始時のベース電流に対し１時間で１％以内である。例文帳に追加

The monolithic microwave integrated circuit integrated circuit is a high frequency power amplifier device. - 特許庁

このため、フォトダイオード２７の受光部の表面から半導体基板１１と半導体層１３との接合界面近傍における空乏層までの距離等の素子構造と、バイポーラトランジスタ２８における半導体層１３の厚さ等の素子構造とを、互いに独立に最適化することができる。例文帳に追加

Thus, an element structure, such as the distance to a depletion layer near the joining boundary of the semiconductor substrate 11 and the semiconductor layer 13 from the surface of the light-receiving part of the photodiode 27 and the element structure, such as the thickness of the semiconductor layer 13 in the bipolar transistor 28, are optimized independently of each other. - 特許庁

自己整合型バイポーラトランジスタを含む半導体装置のエミッタ・ベース接合耐圧を向上させ、等方性ドライエッチングによってベース層に与えるダメージ等が解消できる半導体装置の製造方法を提供する。例文帳に追加

To provide a manufacturing method of a semiconductor device whose junction breakdown voltage between an emitter and a base can be increased, and damages or the like in the base layer caused by isotropic dry etching can be eliminated, in a semiconductor device including a self-aligned bipolar transistor. - 特許庁

直流供給回路３０は、例えば「ローサイドスイッチ型降圧チョッパー方式」としてあり、プラス側の配線経路３４には、ｐｎ接合素子としてのバイポーラトランジスタ３１が直列で順方向（動作電流Ｉｄの電流方向に電流を流す配置）に接続してある。例文帳に追加

A DC supply circuit 30 is considered, for example, as a "low side switch type step-down chopper system", and a bipolar transistor 31 as a pn-junction device is connected to a wiring circuit 34 on the positive side in series in the forward direction (arrangement for allowing current to flow in the current direction of the operating current Id). - 特許庁

コレクタトップヘテロ接合バイポーラトランジスタにおけるベース電極１１がイオン打ち込みがなされていないベース層５の側面およびイオン打ち込みがなされた高抵抗寄生エミッタ領域１４の表面に接するようにする。例文帳に追加

A base electrode 11, in a collector top heterojunction bipolar transistor is brought into contact with the side plane of a base layer 5 which has not been subjected to ion implantation and with the front surface of a high resistance parasitic emitter region 14, which has been subjected to the ion implantation. - 特許庁

化合物半導体基板２上に、少なくともコレクタ層４，ベース層５，エミッタ層６，エミッタコンタクト層７を有するヘテロ接合バイポーラトランジスタ用エピタキシャルウェハにおいて、上記エミッタコンタクト層７に所定濃度の炭素をドーピングする。例文帳に追加

In the epitaxial wafer for the hetero-junction bipolar transistor that is provided with at least a collector layer 4, a base layer 5, an emitter layer 6, and an emitter contact layer 7 on a compound semiconductor substrate 2, the emitter contact layer 7 is doped with carbon at a specified concentration. - 特許庁

半絶縁性基板１の上にエピタキシャル成長法によって、サブコレクタ層２、コレクタ層３、ベース層４、エミッタ層５、エミッタキャップ層６の構成材料層を形成し、これらをメサ構造に加工してヘテロ接合バイポーラトランジスタ（ＨＢＴ）素子２０を形成する。例文帳に追加

Composition material layers of a sub-collector layer 2, a collector layer 3, a base layer 4, an emitter layer 5, and an emitter cap layer 6, are formed on a semi-insulating substrate 1 by epitaxial growth method; and are processed into a mesa structure to form a heterojunction bipolar transistor (HBT) element 20. - 特許庁

ゲート電極膜の形成面の裏面に形成したコレクタ電極膜を半導体基板にショットキー接合させた絶縁ゲート型バイポーラトランジスタにおいて、逆方向電圧によるリーク電流を発生しにくいものを提供すること。例文帳に追加

To provide an insulated-gate bipolar transistor in which a leakage current due to a reverse direction voltage is not easily generated in the insulated-gate bipolar transistor for which a collector electrode film formed on the back surface of the forming surface of a gate electrode film is Schottky-joined to a semiconductor substrate. - 特許庁

また、ｐ型ベース層２４とｎ型エミッタ層２５とで形成されたｐｎ接合のうち、ベース電極が設けられるコンタクト領域のものを除去することによって、バイポーラトランジスタ動作に寄与しない無効な電流がエミッタ・ベース間に流れることを防止する。例文帳に追加

Also, of a p-n junction formed of the p-type base layer 24 and an n-type emitter layer 25 in a contact region equipped with a base electrode is removed so that ineffective currents, without contribution to a bipolar transistor operation can be prevented from running between the emitter and base. - 特許庁

半導体層１上の電極10a,10b,10cにプローブ12を接触させて特性を評価するための特性評価用ヘテロ接合バイポーラトランジスタにおいて、上記電極10a,10b,10cを３層以上の多層構造とし、その中間の層10bをＦｅ等の補強層で形成する。例文帳に追加

In the heterojunction bipolar transistor which is used to evaluate characteristics by bringing a probe 12 into contact with electrodes 10a, 10b and 10c on a semiconductor layer 1, each of the electrodes 10a, 10b and 10c is formed of three or more layers, the intermediate one 10b of which forms a reinforcing layer of Fe or the like. - 特許庁

ＨＢＴのオン耐圧を高めることで、ＨＢＴの出力特性及び大きなインピーダンス不整合（高ＶＳＷＲ）に耐えるＨＢＴの能力を向上させた、優れたオン耐圧Ｖ_ＣＥを備えたヘテロ接合バイポーラトランジスタ（ＨＢＴ）を提供する。例文帳に追加

To provide a heterojunction bipolar transistor (HBT) having superior ON-withstand voltage V_CE in which ON-withstand voltage of the HBT is raised to improve output characteristics of the HBT and capability of the HBT to resist large impedance mismatching (high VSWR). - 特許庁

半導体基板１上に、エピタキシャル層２、ベース拡散層５、ベース接続層４、エミッタ拡散層６からなるｎｐｎ型バイポーラトランジスタＢｉｐ１と、前記半導体基板１上に、前記エピタキシャル層２、アノード層３からなるｐｎ接合ダイオードＤ１とを形成する。例文帳に追加

An npn-type bipolar transistor Bip1 consisting of an epitaxial layer 2, a base diffusion layer 5, a base connection layer 4 and an emitter diffusion layer 6, and a pn-junction diode D1 consisting of the epitaxial layer 2 and an anode layer 3 are formed on a semiconductor substrate 1. - 特許庁

半導体基板１０１上に形成されるコレクタ層１０３と、前記コレクタ層上に形成され、炭素を含有するベース層１０４と、前記ベース層上に形成されたエミッタ層を有し、前記エミッタ層の真性領域１０５にはテルルが含有されることを特徴とするヘテロ接合バイポーラトランジスタ。例文帳に追加

A collector layer 103 formed on a semiconductor substrate 101, a base layer 104 comprising carbon which is formed on the collector layer, and an emitter layer formed on the base layer are provided, with tellurium contained in an intrinsic region 105 of the emitter later. - 特許庁

第１の導電型の炭化ケイ素（ＳｉＣ）コレクタ層、炭化ケイ素コレクタ層上の第２の導電型のエピタキシャル炭化ケイ素ベース層、およびエピタキシャル炭化ケイ素ベース層上の第１の導電型のエピタキシャル炭化ケイ素エミッタメサを含むバイポーラ接合トランジスタ（ＢＪＴ）を提供する。例文帳に追加

To provide a bipolar junction transistor (BJT) comprising a silicon carbide (SiC) collector layer of first conductivity type an epitaxial silicon carbide base layer of second conductivity type on the silicon carbide collector layer, and an epitaxial silicon carbide emitter mesa of the first conductivity type on the epitaxial silicon carbide base layer. - 特許庁

ＭＯＳ集積回路のＰ型ウェーハ基板やバイポーラ集積回路のＮＰＮトランジスタのベース領域など、Ｎ型不純物を添加する以前の下地となるＰ型領域形成時の特に２７０〜１５０℃の範囲の冷却には問題があり、それらの問題を解決し低周波雑音を低減し、平坦性の良い微細化ＰＮ接合界面を提供する。例文帳に追加

To provide a microfabricated PN junction interface with good flatness by reducing low-frequency noise by solving problems of cooling within a range of, especially, 270 to 150°C during formation of a P-type region as a base before an N-type impurity is added such as a P-type wafer substrate of a MOS integrated circuit and a base region of an NPN transistor of a bipolar integrated circuit etc. - 特許庁

そして、そのベース領域２に第１の溝１３からさらにｎ形不純物が横方向に（第１の溝１３の周囲に）拡散されてｎ形のエミッタ領域３が形成されることにより、横方向にエミッタ領域３、ベース領域２、コレクタ領域１が接合されるラテラルバイポーラトランジスタが形成されている。例文帳に追加

Then, n-type impurities are further diffused laterally (around the first trench 13) from the first trench 13 to form an n-type emitter region 13, whereby a lateral bipolar transistor, where the emitter region 3, the vase region 2, the collector region 1 are jointed with one another, is formed. - 特許庁

本発明のヘテロ接合バイポーラトランジスタは、高速化，大電流動作化，および電流利得の低下，素子抵抗増加によるＫｎｅｅ電圧の増加，Ｉ−Ｖ特性におけるキング現象の発現などを抑制すると共に、ベース抵抗をＧａＡｓＳｂ単一ベースに比べ低くしながら移動度を高くすることを目的とする。例文帳に追加

To inhibit lowering of an increase in an operation, the operation by a large current and a current gain, increase in a Knee voltage due to the increase in an element resistance, and occurrence of a king phenomenon in I-V characteristics or the like, and to elevate a mobility while making a base resistance lower than a GaAsSb single base, in a hetero-junction bipolar transistor. - 特許庁

第１導電型のエミッタ層と、第２導電型のベース層と、第１導電型のコレクタ層とを半導体基体上に有するＨＢＴ（ヘテロ接合バイポーラトランジスタ）を具備する半導体装置において、前記エミッタ層及び前記コレクタ層はＧａＡｓを主成分とし、前記ベース層はＧｅを主成分とすることを特徴とする半導体装置。例文帳に追加

In the semiconductor device having an HBT (heterojunction bipolar transistor) which has, on a semiconductor substrate, a first conductivity-type emitter layer, a second conductivity-type base layer, and a first conductivity-type collector layer, the main components of the emitter and collector layers are GaAs and the main component of the base layer is Ge. - 特許庁

ＧａＡｓベース／ＩｎＧａＰエミッタ界面において、遷移層（ＩｎＧａＰＡｓからなる層）の形成を防止するために流すＨ_2ガスフローがベース層の表面を傷めるのを防止して、ＨＢＴ特性である電流利得βを向上させるヘテロ接合バイポーラトランジスタの製造方法を提供すること。例文帳に追加

To provide a manufacturing method for a hetero-junction bipolar transistor improving a current gain β as HBT characteristics by preventing the damage of the surface of a base layer by an H_2 gas flow made to flow for preventing the formation of a transition layer (the layer composed of InGaPAs) on the interface of GaAs base/InGaP emitter. - 特許庁

本発明は、単一走行キャリアフォトダイオードのｐ形光吸収層をヘテロ接合バイポーラトランジスタのコレクタに相当するアンドープＩｎＧａＡｓ層中に形成するため深さ方向ドーピングプロファイルの制御性に優れたＢｅイオン注入法を用い、ｐ形光吸収層にＢｅドープすることを特徴とする。例文帳に追加

In this light-receiving circuit and method of manufacturing the same, since the p-type light-absorbing layer of a single running carrier photodiode is formed in the undoped InGaAs layer corresponding to the collector of the heterojunction bipolar transistor, Be is doped into the p-type light- absorbing layer with the Be ion injection method having superior controllability of the doping profile in the depth direction. - 特許庁

ヘテロ接合バイポーラトランジスタ１００は、少なくとも、ベース層１０４に形成されているベース電極１１２と接続されている引き出し配線１２１の下層に形成されているＯ_3−ＴＥＯＳ膜１３２と、Ｏ_3−ＴＥＯＳ膜１３２の下層に形成されている膜厚２００ｎｍ以上のＳｉＯ_2膜１３１とを備える。例文帳に追加

A heterojunction bipolar transistor 100 is equipped with: at least an O_3-TEOS film 132 which is formed in a lower layer of a drawer wiring 121 connected with a base electrode 112 formed in a base layer 104; and an SiO_2 film 131 having a film thickness of 200 nm or more which is formed in a lower layer of the O_3-TEOS film 132. - 特許庁

ＧａＡｓ基板１上に、サブコレクタ層９、ｎ−ＧａＡｓコレクタ層３、ｐ−ＧａＡｓベース層４、ｎ−ＩｎＧａＰ又はｎ−ＡｌＧａＡｓエミッタ層５、ｎ−ＧａＡｓエミッタキャップ層６、ｎ−ＩｎＧａＡｓグレーデッドエミッタキャップ層７、及びｎ−ＩｎＧａＡｓエミッタキャップ層８が順次形成してヘテロ接合バイポーラトランジスタを構成する。例文帳に追加

A sub-collector layer 9, an n-GaAs collector layer 3, a p-GaAs base layer 4, an n-InGaP or n-AlGaAs emitter layer 5, an n-GaAs emitter cap layer 6, an n-InGaAs graded emitter cap layer 7 and an n-InGaAs emitter cap layer 8 are sequentially formed on a GaAs substrate 1 to constitute a hetero-junction bipolar transistor. - 特許庁

半絶縁性基板上に第１導電型サブコレクタ層３と、第１導電型コレクタコンタクト層およびコレクタ層と、第２導電型たベース層７と、該ベース層７よりもバンドギャップの大きいエミッタ層と、第１導電型エミッタコンタクト層９とで、メサ型ヘテロ接合バイポーラトランジスタを構成している。例文帳に追加

The mesa hetero-jumction bipolar transistor consists of a first conductivity sub-collector layer 3, a first conductivity collector contact layer and a collector layer, a second conductivity base layer 7, an emitter layer whose band gap is larger than the base layer 7, and a first conductivity emitter contact layer 9 on a semi-insulating substrate. - 特許庁

選択エッチング可能であり、マスクパターンとの密着性の良好な半導体材料を含むＨＢＴ層構造を採用し、ガードリング形成工程の容易さを損なうことなくガードリングを再現性よく形成し、ＨＢＴ素子特性の再現性が良好なヘテロ接合バイポーラトランジスタおよびその作製方法を提供すること。例文帳に追加

To provide a heterojunction bipolar transistor that can be selectively etched, can adopt an HBT layer structure containing a semiconductor material with improved adhesion with a mask pattern, forms a guard ring with improved reproducibility without losing the easiness of a guard ring formation process, and has the improved reproducibility of HBT element characteristics, and its manufacturing method. - 特許庁

半導体からなるベース層６と、ベース層６よりバンドギャップが大きい半導体からなるコレクタ層４の間に、ベース層６と同じ半導体のスペーサ層５が挿入されたへテロ接合バイポーラトランジスタにおいて、前記スペーサ層５はベース層６のドーピング濃度より低濃度にドープされていることを特徴とする。例文帳に追加

In the heterojunction bipolar transistor, to which a spacer layer 5 of the same semiconductor as a base layer is inserted between a base layer 6, consisting of a semiconductor and a collector layer 4 consisting of the semiconductor whose band gap is larger than the base layer 6, the spacer layer 5 is doped to concentration lower than the doping concentration of the base layer 6. - 特許庁

ＧａＡｓ基板１７上にＩｎＧａＰエミッタ層１３を介してＧａＡｓベース層１４およびＧａＡｓエミッタキャップ層１２を形成してなるヘテロ接合バイポーラトランジスタにおいて、ＩｎＧａＰエミッタ層１３とＧａＡｓエミッタキャップ層１２およびＧａＡｓベース層１４との界面に所定の量のＳｅをドープすることにより、ＩｎＧａＰエミッタ層１３近傍における再結合が減少する。例文帳に追加

In a heterojunction bipolar transistor, in which a GaAs base layer 14 and a GaAs emitter cap layer 12 are formed on a GaAs substrate 17 via an InGaP emitter layer 13, an interface between the InGaP emitter layer 13 is doped with a prescribed amount of Se; and the GaAs emitter cap layer 12 and GaAs base layer 14, whereby recombinations near the InGaP emitter layer 13 are decreased. - 特許庁