レジスタを含む例文一覧と使い方
該当件数 : 11068件
そのＳＩＭＤ型マイクロプロセッサにおいて、上記グローバルプロセッサから各々のプロセッサエレメントに対し、複数のデータバスが設置されており、各プロセッサエレメントは、上記複数のデータバスのうちからどのデータバスを選択するのかを指定する選択信号を生成し、上記選択信号により選択されたデータバスを介して上記グローバルプロセッサから転送される信号を、各プロセッサエレメント内の所定のレジスタに格納する。例文帳に追加
In the SIMD micro-processor, plural data buses are arranged from the global processor to the respective processor elements, the each processor element generates a selection signal for assigning selection of any data bus out of the plural data buses, and a signal transmitted from the global processor is stored in a prescribed register in the each processor element via the selected data bus selected by the selection signal. - 特許庁
また、キャッシュメモリ装置１０における読出制御手段６０は、有効ビットレジスタ４０から供給される有効ビットＶによって、ＣＰＵ２０から供給されるインデックスデータＩｄにて指定されたキャッシュラインＣにおける単位データｄの有効または無効がバンクＢ毎に指定されると、有効とされたバンクＢにおける複数の制御配線に対してのみインデックスデータＩｄを供給する。例文帳に追加
Furthermore, if an effective bit V supplied from the effective bit register 40 determines whether unit data d in a cache line C, designated by index data Id supplied from a CPU 20, is valid or invalid for each bank B; a read control means 60 in the cache memory device 10 supplies the index data Id only with respect to a plurality of control wires in the valid bank B. - 特許庁
本願発明の他の実施形態において提供されるコンピュータ断層イメージング・システムのアセンブリのための検出器モジュールは、シンチレータ・アレイと、これに光学結合させた複数のフォトダイオードのアレイと、フォトダイオード・アレイと結合しており複数のラッチ・レジスタを含んだデコーダと、デコーダと電気的に接続させシンチレータ・アレイが出力した光を表す信号をＣＴイメージング・システムに送信するように構成させた可撓性ケーブルとを含む。例文帳に追加
A detector module for assembling the computer tomography imaging system comprises a scintillator array, a plurality of photodiode arrays optically connected thereto, a decoder connected to the photodiode arrays and including a plurality of latch registers, and a flexible cable which is electrically connected to the decoder and is so constituted as to transmit a signal expressing the light output by the scintillator array to the CT imaging system. - 特許庁
シフトレジスタ（４１８）から供給されるサンプリングパルスと外部から供給されるラッチパルスに従って、前記容量手段は、ｎ個のビデオ信号用定電流源（１０９）の各々から供給される電流を加算した電流を電圧に変換し、前記供給手段は変換された電圧に応じた電流を供給することで、トランジスタの特性によらず、ビデオ信号に応じた電流出力を行うことを特徴とする。例文帳に追加
In accordance with a sampling pulse supplied from a shift resistor (418) and a latch pulse supplied from the outside, the capacity means converts the total of currents supplied from the respective n video signal constant current sources (109) into a voltage, and the supply means supplies current corresponding to the converted voltage, whereby current output in accordance with a video signal is performed without depending on the transistor characteristics. - 特許庁
本発明にかかるプロセッサベースの方法は、第１のプロセッサ及び第２のプロセッサで実行されるユーザプログラムの複製コピーの実行ポイントをアラインメントすることであって、第１のプロセッサにおいてユーザプログラムにより実行されるメモリストアのデータのみを、第１のプロセッサのメモリから第２のプロセッサのメモリへコピーすること、及び第１のプロセッサからのユーザプログラムのレジスタ状態を、第２のプロセッサによる使用のためにコピーすること、によってアラインメントすることを含む。例文帳に追加
The processor-based method comprises aligning the execution point of duplicate copies of the user program executed in a first and second processor by copying only data of memory stores performed by the user program in the first processor from a memory of the first processor to a memory of the second processor, and copying the register state of the user program from the first processor for use by the second processor. - 特許庁
移動体変換センター２１５、３１０、３１５に結合されたホームロケーションレジスタ３２０は、プライマリ電話番号に関連する複数のセカンダリ電話番号をメモリ内に記憶しており、複数のセカンダリ電話番号のうちのそれぞれの電話番号が、選択された呼び出しグループ内に現在組み込まれているかどうかを、予め規定した時間のパラメータまたはセカンダリ電話番号に対応する移動体ユニットの地理的位置のパラメータをベースにして判定する。例文帳に追加
A home location register 320 coupled with moving body conversion centers 215, 310, and 315 has in a memory plural secondary telephone numbers relating to a primary telephone number and decides whether or not the respective secondary telephone numbers are currently incorporated in a selected caller group on the basis of a parameter of prescribed time or parameters of geographic positions of moving body units corresponding to the secondary telephone numbers. - 特許庁
データドライバ３０は、階調データの供給開始タイミングを指示する信号を基準に該階調データの取込開始タイミングを設定するためのデータが設定される取込開始タイミング設定レジスタ６５０と、階調データの供給開始タイミングを指示する信号に基づき上記データに対応した期間だけ遅延させた第１及び第２の取込指示信号を生成する取込指示信号生成回路６５２とを含む。例文帳に追加
The data driver 30 includes an input start timing setting register 650 in which data for setting the input start timing of gradation data on the basis of a signal indicating the supply start timing of gradation data are set and an input indication signal generating circuit 652 which generates 1st and 2nd input indication signals delayed by a period corresponding to the data according to the signal indicating the supply start timing of the gradation data. - 特許庁
このステップＳ１０２では、ＤＩＲＷマトリックスとは、検証対象回路１００に含まれるレジスタにおいてＤｅｃｌａｒｅと、Ｉｎｉｔｉａｌｉｚｅと、Ｒｅａｄと、Ｗｒｉｔｅとの４つの状態の中から生じる可能性のある状態遷移をあらわしたＤＲＩＷマトリックスを用意し、このＤＩＲＷマトリックスを利用して、マトリックスカバレッジ基準１１０と、実装カバレッジ基準１２０との２種類のカバレッジ基準を決定する。例文帳に追加
In the step S102, as a DIRW matrix, the DIRW matrix is prepared to indicate possibly occurring state transitions among four states Declare, Initialize, Read, and Write in the register included in the verification target circuit 100, and the DIRW matrix is used to decide two kinds of coverage criterions, a matrix coverage criterion 110 and an implementation coverage criterion 120. - 特許庁
発振回路を含む外部のＳＡＷデバイスに関連した受信機ＩＣであって、前記外部のＳＡＷデバイスの両端にそれぞれ接続された入力端子と出力端子を有するインバータステージ、前記インバータステージの入力端子と接地の間に接続された第１コンデンサ、前記インバータステージの出力端子と接地の間に接続された第２コンデンサ、および前記インバータステージの入力と出力端子の間に接続されたレジスタを含む。例文帳に追加
The receiver IC associated with an external SAW device including an oscillating circuit includes: an inverter stage having input and output terminals respectively coupled to two ends of the external SAW device; a first capacitor coupled between the input terminal of the inverter stage and a ground; a second capacitor coupled between the output terminal of the inverter stage and the ground; and a resistor coupled between the input and output terminals of the inverter stage. - 特許庁
レジスタ設定値または画素データからなる処理対象データに制御情報が付加された形態のコマンドを処理する画像処理モジュールを有する画像処理装置は、処理対象データが格納された連続する第１のアドレス空間から、ダイレクトメモリアクセスにより処理対象データを順次に読み出し、読み出した処理対象データにコマンド化のための制御情報を付加することにより画像処理モジュールが処理可能なコマンドを生成し、該コマンドを画像処理モジュールへ転送する。例文帳に追加
The image processing apparatus having an image processing module for processing a command obtained by adding control information to data composed of a register set value or pixel data successively reads data to be processed from a continuous first address space storing the data by direct memory access, generates a command processable by the image processing module by adding control information for forining the command to the read data, and transfers the generated command to the image processing module. - 特許庁
本発明は、ソースプログラムを実行プログラムにコンパイルするコンパイラにおいて、プログラム実行時にしか解決することのできない名前を解決するための名前解決手続きを呼び出す名前参照解決呼び出し命令と、プログラム実行時にしか解決することのできない名前を識別するための名前識別情報及び解決した名前をストアするための目的レジスタの番号を有する副作用のない命令とを生成する。例文帳に追加
A compiler for compiling a source program to an execution program generates a name reference and solution calling instruction for calling a name solution procedure for solving a name which can be solved only at the time of program execution and an instruction without any side effect having name identification information for identifying the name which can be solved only at the time of program execution and the number of a target register for storing a solved name. - 特許庁
本発明の不揮発性メモリ装置のページバッファは、プログラムデータの入力を受けた第１入力部と消去データの入力を受ける第２入力部を有する第１レジスタを含み、チェックボードプログラムの際にプログラムデータあるいは消去データがゆっくり前記第１または第２入力部に入力されるように、前記第１および第２入力部それぞれには第１および第２充電素子が設置されることを特徴とする。例文帳に追加
The page buffer of the nonvolatile memory device includes a first register having a first input part receiving an input of program data a second input part receiving an input of erased data, first and second charging elements are set respectively in the first and the second input part so that program data or erasing data are inputted to the first or the second input part gradually at the time of check board program. - 特許庁
データ圧縮時に圧縮したデータを転送しないモードが設定された場合に、圧縮／伸長コア５０３がデスティネーションＦＩＦＯメモリ５０２を介してソースＦＩＦＯメモリ５０１に記憶されるデータに対して圧縮処理のみを継続して、圧縮されたデータ数を内部レジスタ５０６により計測して、圧縮されたデータをメモリに転送するデスティネーションＤＭＡの実行を制御する構成を特徴とする。例文帳に追加
When a mode wherein compressed data are not transferred is set in data compression, a compressing/expanding core 503 carries on only a compressing process for data stored in a source FIFO memory 501 through a destination FIFO memory 502, measures the number of compressed data by an internal register 506, and controls the execution of destination DMA(direct memory access) for transferring the compressed data to the memory. - 特許庁
鍵情報を自動的に生成する鍵生成装置と、鍵情報を用いてデータを暗号化する暗号化装置と、複数の暗号化データを暗号化のための鍵情報とともに記録するレジスタと、暗号化のための鍵情報とともに表現したデータと新たな鍵情報とを入力として演算を行い、演算結果を入力された新たな鍵で暗号化して出力する演算装置とを少なくとも有し、情報処理装置内での処理を暗号化されたデータ表現で行うことが可能な情報処理装置。例文帳に追加
The image processing apparatus can process the data therein under an encrypted data expression. - 特許庁
マイコン制御により、複数のアナログ信号を同時に複数のＡＤ変換器１４によりＡＤ変換し、シリアルデータ化して出力する同時サンプリング型のＡＤ変換方法であって、前記ＡＤ変換により得られる複数のデジタルデータ２０をシフトレジスタ２６により遂次的に出力させ、前記複数のデジタルデータ２０をシリアルデータ化して出力するシーケンス制御をシーケンサ３４が周期的に行う。例文帳に追加
In the simultaneous sampling type AD conversion method that AD-converts a plurality of analog signals simultaneously by a plurality of AD converters 14 under microcomputer control and outputs serial data, the plurality of digital data 20 obtained through the AD conversion are outputted one after another by a shift register 26, and a sequencer 34 periodically makes sequence control for outputting the plurality of the digital data 20 in the form of the serial data. - 特許庁
複数種類のフラッシュメディアが挿入され利用される共用ソケットと接続するフラッシュメディア・コントローラにおいて、第１のフラッシュメディアの端子と繋がるコントローラ端子と、第２のフラッシュメディアの端子と繋がるコントローラ端子とが共用されないように、上記第１のフラッシュメディアの端子に対応するコントローラ端子の割り当てをレジスタ設定により変更することを特徴とする。例文帳に追加
In the flash media controller connected to the common socket to which a plurality of kinds of flash media are inserted for use, allocation of a controller terminal corresponding to a terminal of a first flash medium is changed according to a register configuration so that the controller terminal connected to the terminal of the first flash medium is not used simultaneously with a controller terminal connected to a terminal of a second flash medium. - 特許庁
マイクロコントローラ１と書き換え可能な外部メモリ２とを備えたマイクロコントローラ応用システムにおいて、外部メモリ２に、イニシャル処理プログラム２１と、内蔵ＲＯＭ１３上の不具合を回避するための回避プログラム２４とを記憶し、不具合検知回路１４が、不具合アドレスレジスタ１４ａに設定された不具合アドレスとマイクロコンピュータ１５の実行アドレスとを比較することにより、不具合箇所を実行しようとしたときこれを検知する。例文帳に追加
In this microcontroller application system equipped with a microcontroller 1 and a rewritable external memory 2, the external memory 2 is stored with an initial processing program 21 and a prevention program 24 for preventing any failure on an incorporated ROM 13, and a failure detecting circuit 14 compares a failure address set in a failure address register 14a with the execution address of a microcomputer 15 to detect that the defective part is being executed. - 特許庁
記録媒体から読み出されたデータを復調するフォーマッタブロック１５１と、復調されたデータを格納するバッファメモリ１３と、前記復調されたデータの保証条件を判定する複合シンドローム計算ブロック１５３、ＰＲＥ−ＥＤＣブロック１５４および復調誤りフラグレジスタ１５５と、復調されたデータに対してシンドローム計算を行うシンドローム計算ブロック１５６と、復調されたデータに誤り訂正を行う誤り訂正ブロック１５７とを少なくとも備えた誤り訂正装置１５。例文帳に追加
The error correcting device 15 is provided with a formatter block 151, demodulating data which is read from a recording medium, a buffer memory 13 storing demodulated data, a composite syndrome calculation block 153 determining the guarantee condition of demodulated data, a PRE-EDC block 154 and a demodulation error flag register 155, a syndrome calculation block 156 which conducts syndrome calculation on demodulated data and an error correction block 157 correcting the error of demodulated data. - 特許庁
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