「レジスタ」に関連した英語例文の一覧と使い方(219ページ目) - Weblio英語例文検索

複数のプロセッサスレッドに関連した命令をフェッチするように動作可能な命令フェッチユニットと、命令フェッチユニットに応答するデコーダと、デコーダに応答する発行ロジックと、複数のプロセッサスレッドに対応する複数のバンクを含むレジスタファイルとを含むプロセッサが提供される。例文帳に追加

This processor including an order fetch unit operating to fetch an order related to a plurality of processor threads, a decoder responding to the order fetch unit, an issue logic responding to the decoder, and a register file including a plurality of banks corresponding to the plurality of processor threads is provided. - 特許庁

本発明は半導体装置において、従来はシリコンチップで実装される論理回路（代表的には、画素を駆動する駆動回路、画像処理回路等）を、画素を形成する基板上に形成すると共に、その際に問題となる消費電力の課題に対しては、論理回路が有するレジスタ及びラッチ回路に不揮発性を持たせることで解決する。例文帳に追加

In this semiconductor device, logic circuits (representatively, a driving circuit driving pixels, an image processing circuit, etc.) which are conventionally mounted as a silicon chip are formed on a substrate where pixels are formed and a problem of power consumption at this time is solved by making nonvolatile registers and a latches circuit that logic circuits have. - 特許庁

転送エラーを検出すると、エラー監視部４０は、その転送エラーを発生させたバスマスタ毎に、その転送に関する情報をバス１０から取り込んで、バスマスタ毎に格納領域を有する内部のエラーレジスタ群に格納するとともに、ＣＰＵであるバスマスタ２０＿１に対してＮＭＩを起動させる。例文帳に追加

When detecting the transfer error, an error monitoring part 40 takes in information related to the transfer thereof from a bus 10 in each bus master generating the transfer error, stores it into an internal error register group having a storage area in each bus master, and starts an NMI to the bus master 20_1 that is a CPU. - 特許庁

「レジスタ＋オフセット」で表現されるアドレス計算が可能なメモリアクセス命令を持つアーキテクチャのコンピュータに適用されるコンパイラに関し、データへのアドレス割り付けの最適化を図り、オブジェクトプログラムのサイズの縮小化と実行サイクルの減少化を図ることができるようにする。例文帳に追加

To provide a compiler to be applied to the computer of an architecture having a memory access instruction capable of operating address calculation expressed by a "register+offset" for optimizing the allocation of addresses to data, and for realizing the reduction of the size of an object program and the reduction of execution cycles. - 特許庁

次の２時刻目に、Pパラレルビットのうちの残りのP/2のビットの受信データが受信データメモリ９１０から読み出されるので、この残りのP/2のビットの受信データと、レジスタ９１２に一旦格納されていた先のP/2のビットの受信データとが同時に、受信データD211として、メッセージ計算部９１３に送信される。例文帳に追加

Since received data of the remaining P/2 of the P parallel bits is read from the received data memory 910 at the next second time, the received data of the remaining P/2 bit and the initial received data of P/2 bit are simultaneously transmitted to a message calculation part 913 as received data D211. - 特許庁

複数の入力チャネルは設定された走査周波数で現れた事象に向けて走査され、入力チャネルの少なくとも１つの中の事象を検出した後またはカウンタのオーバーフロー後に、記憶レジスタ内の全ての入力チャネルのその時の状態が最終記憶にかけた時間間隔を特徴づける大きさと共に記憶される。例文帳に追加

Plural input channels are scanned toward an event appearing at a set scanning frequency and after at an event of at least one of the input channels is detected or a counter overflows, the current states of all the input channels in storage registers are stored together with a size featuring a time interval needed for final storage. - 特許庁

ホームシステム１０と移動先システム２０との間における通信を可能にするためにホームシステム１０を移動先システム２０に結合させることを具備し、ホームシステム１０は、ホームロケーションレジスタ１３１と、アクセス・認可・アカウンティング（ＡＡＡ）エンティティ１１６と、ホームエージェント１３５とを備える。例文帳に追加

In order to enable communication between a home system 10 and a visited system 20, the home system 10 is coupled to the visited system 20 and the home system 10 includes a home location register 131, an access-authorization-accounting (AAA) entity 116 and a home agent 135. - 特許庁

ＣＰＵ１０２は電池残量検出器１０１から電池残量の低下を示す割込信号を受けて、優先レベル設定レジスタ１０４における動画を出力しているグラフィックスコントローラ４０５の描画優先レベルを下げ、文字などを表示するグラフィックスコントローラ４０９の描画優先レベルを上げる変更を行う。例文帳に追加

Receiving an interruption signal indicating the drop of the residual battery capacity from a residual battery capacity detector 101, a CPU 102 lowers the drawing priority level of the graphics controller 405 outputting the animation image in a priority level setting register 104 and performs a change to raise the drawing priority level of the graphics controller 409 which displays characters etc. - 特許庁

また、アドレス設定部１５７は、アナログフロントエンドＩＣによる画素データの出力パターンに合わせて、初期値に対し加減算を繰り返すことにより、各画素データの画素位置を算出し、画素位置に対応するメモリアドレスを、その画素データの書込先メモリアドレスとして、アドレスレジスタＲＲに設定する。例文帳に追加

Further, an address setting section 157 repeats addition and subtraction for an initial value in matching with an output pattern of the pixel data by the analog front end IC to calculate a pixel position of each of the pixel data and sets a memory address corresponding to the pixel position to an address register RR as a write destination memory address of the pixel data. - 特許庁

スキャン・パス構築用プログラムを記録した記録媒体において、ユーザ側でＦＰＧＡ等の集積回路上にレジスタやメモリに対するスキャン・パスを容易に構築することができるようにして、集積回路上に構成したユーザ・ロジック回路のテストの効率化と開発期間の短期化を図る。例文帳に追加

To facilitate the construction of a scan pass to a resistor or memory on an integrated circuit such as FPGA or the like on a user side in a recording medium with scan pass constructing program recorded therein so as to enhance the testing efficiency of a user logic circuit constituted on the integrated circuit and shorten the development period thereof. - 特許庁

トランスファーゲート７２のオン抵抗と第２インバータ７３の入力容量とによって規定される時定数を、シフトレジスタの動作周波数範囲内で大きくして、第２インバータ７３の入力電位がスキュー期間内に第２インバータ７３のスレッショルド電圧に到達させないように構成されている。例文帳に追加

The time constant defined by the on resistor of the gate 72 and the input capacitor of the inverter 73 is made larger within the operating frequency range of a shift register so that the input potential of the inverter 73 dose not reach the threshold voltage of the inverter 73 within a skew period. - 特許庁

この乗算器１５１Ｂは、輪郭信号生成回路１５１Ａからの輪郭信号Ｓ２にアパーチャコントロールゲイン制御レジスタ１５３にセットされたアパーチャコントロールゲインデータを乗算することで、輪郭信号Ｓ２の振幅レベルを電子ズーム倍率に応じて該振幅レベルが減少されるように調整する。例文帳に追加

The multiplier 15B multiplies aperture control gain data set to an aperture control gain control register 153 by the outline signal S2 from the outline signal generation circuit 151A for adjusting the amplitude level of the outline signal S2 so that the amplitude level is reduced according to an electronic zoom magnification. - 特許庁

このように同一周期でデューティ比の異なる２種類のビット列を、シフトレジスタ３３を介してシリアル転送されるシリアルデータｓ３８のバイト位置に合わせて選択的にクロック情報としてシリアル伝送することにより、受信側ではそのクロック情報から送信クロックとシリアル送信されるデータのバイト構成を正しく復元することが可能となる。例文帳に追加

Thus it enables to restore the bytes constitution sent serially with transmitting clock accurately from the clock information at the receiving-side by transmitting serially two kinds of bit-sequence having the same period and the different duty ratio selectively by adjusting to the byte position of a serial data s38 transmitted serially through a shift register 33. - 特許庁

プログラム回路４０は、第１のテストコマンドが発行された場合には該第１のテストコマンドと共に外部から入力されたアドレスをヒューズ回路４０に書き込み、第２のテストコマンドが発行された場合には際にヒューズアドレスレジスタ７０に保持されたアドレスをヒューズ回路５０に書き込む。例文帳に追加

The program circuit 40 writes an address inputted from the outside together with a first test command in the fuse circuit 50 when the first test command is issued, and writes the address held in the fuse address register 70 in the fuse circuit 50 when a second test command is issued. - 特許庁

セレクタ１１およびセレクタ１３における選択制御は、入力データを出力するスルー制御と、レジスタセレクトコントローラ部４０からの指定データを出力する指定データ選択制御と、出力がハイインピーダンスとなるように制御するハイインピーダンス制御のいずれかを選択する。例文帳に追加

For selection control in the selector 11 and the selector 13, one of through control for outputting input data, specified data selection control for outputting specified data from the register selection controller part 40 and high impedance control for executing control so as to turn the output to high impedance is selected. - 特許庁

書き込み信号生成回路１５では、転送されたアドレスデータとＬＤ信号に基づいて、前記データのバイト数に対応した書き込み信号を生成し、この信号に対応するバイト数のデータをデータ用シフトレジスタ１２、１３からラッチ回路１６、１７に取り込み、回路Ａ又はＢに出力するようにした。例文帳に追加

A writing signal creating circuit 15 creates a writing signal corresponding to the number of bytes of the data based on transferred address data and an LD signal, fetches data of the byte number corresponding to the signal from the data shift registers 12 and 13 into latch circuits 16 and 17 and outputs them to a circuit A or B. - 特許庁

デバイス情報判定回路２０１は、光モジュール２０２の種別情報を光モジュール２０２内に存在するレジスタから読み出し、光モジュール２０２のデバイス情報を判定し、インタフェース速度を識別してデータからクロックを抽出し波形整形をおこないＣＤＲ回路２０３の速度設定を行う。例文帳に追加

A device information deciding circuit 201 reads kind information of the optical module 202 from a register existing in the optical module 202, decides device information of the optical module 202, identifies an interface rate, extracts the clock from the data, executes waveform shaping, and executes the rate setting of the CDR circuit 203. - 特許庁

ＳＴＵＭＰＳに代表される従来のＢＩＳＴ手法技術では、テスト対象となる組合せ回路および、スキャンテストに必須なスキャンレジスタの他に、ＳＴＵＭＰＳを構成するために新たにＰＲＰＧ、ＭＩＳＲが必要で、これを搭載する半導体集積回路の回路面積が増大するという問題が生じる。例文帳に追加

To solve the problem on conventional BIST technology represented by STUMPS that a PRPG and a MISR are necessary for constructing the STUMPS in addition to a combined circuit to be tested and scan registers fundamental to scan test, resulting in an increase in the circuit area of a semiconductor integrated circuit to be mounted thereon. - 特許庁

両コントローラコントローラには、受信ワードに対するダンプ機能と、送信ワードに対するダンプ機能とが設けられており、シリアル転送によって送受信される情報の中で、所定の採取条件に合致する情報が自動的に採取されて、それらコントローラコントローラ内のレジスタに格納される。例文帳に追加

Both controllers are provided with a damping function for a reception word and the damping function for a transmission word and information matched with a prescribed sampling condition in the information transmitted and received by serial transfer is automatically sampled and stored in registers inside the controllers. - 特許庁

ＲＳＴの挿入位置を、任意に設定した走査ライン間隔Ｌ毎に、最も２つの画像データ間の相関関係が無い走査ラインの先頭に自動設定するためのリスタートライン間隔設定レジスタ１３とリスタートインターバル演算部５とから成るＲＳＴ挿入位置設定手段を備える。例文帳に追加

An RST insertion position setting means which sets automatically an insertion position of RST on a leading end of a scanning line with a least correlation between two image data for respective scanning line intervals L, and comprises a re-start line interval setting register 13 and a re-start interval calculation unit 5, is provided. - 特許庁

店舗ａ内に設けられた電子秤計量器１ａにおける計量実績データ、ラベラー２ａにおけるラベル発行実績データおよびキャッシュレジスタ３ａにおける売り上げ実績データを通信端末４ａによりプロバイダメールサーバ１３を介してメンテナンスセンタ５宛てに電子メールとして送信する。例文帳に追加

Measurement result data in an electronic force balance meter 1a provided inside the store (a), label issuance result data in a labeler 2a and sales result data in a cash register 3a are transmitted as electronic mail to a maintenance center 5 through a provider mail server 13 by a communication terminal 4a. - 特許庁

シフトクロックパルス入力端子１に入力されたシフトクロックパルスをシフトレジスタ３において、ドットクロック入力端子２に入力されたドットクロックごとに時間的にずれたシフトクロックを４個発生させ、インバータ４ａ〜４ｄによって極性が反対のシフトクロックパルス４個を発生させる。例文帳に追加

In a shift register 3, a shift clock pulse inputted to a shift clock pulse input terminal 1 is timely shifted to generate four shift clocks synchronizing with a dot clock pulse inputted to a dot clock pulse input terminal 2, and also generate four shift clock pulses of the inverse polarity by inverters 4a-4d. - 特許庁

本発明のヘッド素子基板は、記録データと駆動パルス幅データとが多重化されたデータを受信する受信部と、多重化されたデータから記録データを分離するシフトレジスタと、多重化されたデータから駆動パルス幅データを分離し、駆動パルス幅信号を発生させる駆動パルス幅信号発生回路とを有する。例文帳に追加

A head element substrate includes a receiving means for receiving data in which recording data and drive pulse width data have been multiplexed, a shift register which separates recording data from the multiplexed data, and a drive pulse width signal generation circuit which generates a drive pulse width signal by separating the drive pulse width data from the multiplexed data. - 特許庁

迅速回復プロセスは、迅速回復プロセスで進むべきかを決定し、メモリコントローラのレジスタを初期化し、自己リフレッシュから出るようにメモリコントローラに指令し、常時オンドメインに記憶されたキーを使用してメモリから回復されたシステムコンテクストを確認し、メモリ内の回復インストラクションへジャンプし、オペレーティングシステム情報を復帰させる。例文帳に追加

The expedited recovery process includes determining whether to proceed with the expedited recovery process, initializing memory controller registers and instructing a memory controller to exit self-refresh, confirming system context recovered from the memory using keys stored in the always on domain, and jumping to recovery instructions in the memory to restore operating system information. - 特許庁

命令フェッチサイクルと命令デコードサイクルと命令実行サイクルの３段階のステージに分かれたパイプライン処理を行うデジタルシグナルプロセッサにおいて、命令デコーダ１４で条件実行命令をデコードする際には、条件が一致することを想定してレジスタＡの値をデータバス上にのせる。例文帳に追加

Concerning a digital signal processor for performing pipeline processing divided into three stages of an instruction fetch cycle, an instruction decode cycle and an instruction execute cycle, when decoding a conditional executing instruction through an instruction decoder 14, the value of a register A is put on a data bus while estimating the matching of conditions. - 特許庁

切換回路２６は、既に存在している垂直側シフトレジスタ２２のクロック信号ＣＫＶの２つの状態を利用し、１つの外部切換信号線から供給される制御信号ＣＳＶＨに基づいて、垂直方向走査切換信号ＣＳＶと水平方向走査切換信号ＣＳＨを生成する機能を有する。例文帳に追加

The switching circuit 26 has a function of generating a vertical scan switching signal CSV and a horizontal scan switching signal CSH based upon a control signal CSVH supplied from the one external switching signal line by using two states of a clock signal CKV of the existing vertical-side shift register 22. - 特許庁

シフトレジスタ回路は、クロック信号ＣＬＫを第１出力端子ＯＵＴに供給するトランジスタＱ１、第１出力端子ＯＵＴを放電するトランジスタＱ２、上記クロック信号ＣＬＫを第２出力端子ＯＵＴＤに供給するトランジスタＱＤ１、第２出力端子ＯＵＴＤを放電するトランジスタＱＤ２とを備える。例文帳に追加

The shift register circuit includes: a transistor Q1 supplying a clock signal CLK to a first output terminal OUT; a transistor Q2 discharging the first output terminal OUT; a transistor QD1 supplying the above clock signal CLK to a second output terminal OUTD; and a transistor QD2 discharging the second output terminal OUTD. - 特許庁

静止画撮像期間では、タイミング制御部１８は、予めレジスタ設定に分周クロック１０５の分周率を設定しておき、シャッターポイント後のフレーム信号１００がアクティブになるタイミングで分周クロック１０５を切替え、フレーム信号１００およびＣＣＤ駆動パルス１０２の周波数を遅くする。例文帳に追加

In a still image pickup period, the timing control part 18 sets a frequency division rate of the frequency division clock 105 in register setting beforehand, switches the frequency division clock 105 at a timing at which the frame signal 100 becomes active after a shutter point and delays the frequency of the frame signal 100 and the CCD driving pulse 102. - 特許庁

そして、画像処理入力回路は、コマンドリストからデータ取得を指示するデータ取得コマンドを取得した場合は、レジスタ制御コマンドにより指示されたアドレスを用いてメモリからダイレクトメモリアクセスにより画像データを取得し、取得した画像データを含むデータ処理コマンドを生成して画像処理回路へ送出する。例文帳に追加

When acquiring from the command list a data acquisition command instructing data acquisition, the image processing input circuit acquires the image data from the memory by direct memory access using an address instructed by a register control command, generates a data processing command including the acquired image data, and sends the data processing command to the image processing circuit. - 特許庁

所定の初期値に初期化され、所定の並列演算を通じて１６ビット単位でスクランブリングワードＳＷを発生させるシフトレジスタ５００、及びスクランブルデータＳＤまたはデスクランブルデータＵＤをスクランブリングワードＳＷと対応するビット別に排他的論理和する排他的論理和手段を備えるスクランブリング／デスクランブリング装置を特徴とする。例文帳に追加

The data scrambling/descrambling device is provided with a shift register 500 which is initialized to a prescribed initial value and generates scrambling words SW in a 16 bit unit through prescribed parallel operation and an exclusive OR which performs exclusive OR of scrambling data SD or descrambling data UD by each bit corresponding to the scrambling words SW. - 特許庁

画像拡大／縮小処理部３は、ハードウェアによって画像データの拡大／縮小処理を実現し、縮小処理の際にＲＧＢ色空間をＹＵＶ色空間に変換した上で当該縮小処理を行い、拡大／縮小後の画像データ中の各画素データを生成してデータレジスタ制御部４に当該画素データを出力する。例文帳に追加

An image magnification/reduction processing part 3 realizes the magnification/reduction processing of the image data by hardware and performs the reduction processing after converting an RGB color space into a YUV color space in the case of reduction processing and generate pixel data in the magnified/reduced picture data and outputs this pixel data to the data register control part 4. - 特許庁

パケット送受信部２８は、ある送信先に対する優先順位の低いコマンド系パケットの転送待ち状態で、他の送信先に対する優先度の高い応答系パケット又は内部レジスタアクセス系パケットを外部モジュール２４から受信した場合、転送待ち状態を撤回して優先度の高いパケットを送信する。例文帳に追加

In the transferring stand-by state of the command system packet of a low priority order to one transmission destination in the case of receiving the answering system packet of the internal register access system packet of high priority to other transmission destinations from an external module 24, the part 28 transmits the high-priority packet by releasing the transferring stand-by state. - 特許庁

指定データ設定レジスタ５３に設定されたコマンドをもとに、バッファＲＡＭ３１に対しアクセス可能なアドレス空間を、扱うデータ規格のパケット長に応じて最適化し、前記最適化することにより不要となったアドレスバスのアドレスビット線６３における電力消費をなくすようにする。例文帳に追加

Based upon a command set in a specified data setting register 53, an addressable address space of a buffer RAM 31 is optimized according to a packet length of a handled data standard to eliminate power consumption of an address bit line 63 of an address bus which becomes unnecessary as a result of the optimization. - 特許庁

本発明の電子装置の駆動方法はクロック信号生成手段としてのＡＮＤ回路１４３と、シリアルパラレル変換手段としてのシフトレジスタ１４２と、デジタルアナログ変換手段としてのＤ／Ａコンバータ１４１と、比較手段としてのコンパレータ１４０を備える電子装置１０１の駆動方法である。例文帳に追加

This driving method is used for the electronic device 101 having an AND (logical product) circuit 143 as a clock signal generating means, a shift register 142 as a serial parallel converting means, a D/A converter 141 as a digital analog converting means, and a comparator 140 as a comparing means. - 特許庁

セレクタ４１は、レジスタ５５により、前記同期式メモリから出力される命令コードがジャンプ命令のときは前記Ｎｏｐ命令コードを選択して出力し、Ｗａｉｔ命令のときは前記ラッチの出力を選択して出力し、ブレークポイント条件が成立したときは該ブレークポイントの命令コードを選択して出力する。例文帳に追加

The selector 41 selects the Nop instruction code to be outputted when the instruction code outputted from the synchronous type memory is a jump instruction, selects the output of the latch to be outputted when it is a wait instruction, and selects the instruction code at the break point to be outputted when break point conditions are satisfied. - 特許庁

外部からデータが伝送されれば、無欠性を検査すべきデータを選別的に抽出するモニタリング部と、抽出したデータの通信プロトコルに応じて適したＣＲＣ生成多項式やチェックサムで誤りチェックコードを発生するエンジン部と、発生された誤りチェックコードを貯蔵するレジスタとを含む。例文帳に追加

The disclosed method and means includes: a monitoring part which selectively extracts data to check fault freedom if the data are transmitted from the outside; an engine part which generates an error check code using a suitable CRC generation polynomial or checksum in accordance with a communication protocol of the extracted data; and a register which stores the generated error check code. - 特許庁

ＯＳは、プロセスＡに対して使っていないＩ／Ｏ装置用のコンテクストＩＤを割り当て、そのＩＤに該当するメモリページをプロセスＡ用のペンディングレジスタアクセス用のアドレスとしてマップし、Ｉ／Ｏ装置内の内蔵メモリにプロセスＡの要求格納領域へのポインタ（物理アドレス）を記憶する。例文帳に追加

The OS allocates an unused context ID for the I/O device to the process A, maps a memory page corresponding to the ID as an address for pending register access for the process A and stores a pointer (physical address) to the request storage area of the process A 210 in an internal memory in the I/O device. - 特許庁

ロック状態のユニバーサルメモリ１が情報処理装置に取り付けられると、リセットコマンドによってユニバーサルメモリの全データがリセットされ、これとともに、リセット信号発生部１１からリセット信号Ｒが発生し、ロックレジスタ８がリセットされてアンドゲート９１〜９１６がオンする。例文帳に追加

When the universal memory 1 in the lock state is installed to the information processor, all the data of the universal memory are reset by a reset command, a reset signal R is generated from a reset signal generation part 11, the lock register 8 is reset, and the AND gates 91-916 are turned on. - 特許庁

指示回路Ｉは、発振回路５３が出力する内部クロックの更新周期毎にカウンタ値を更新する第１カウンタ５４と、リセット信号Ｒｅ（又は不正リセット信号Ｒｅ１）の信号レベルが異なる状態に遷移したときに第１カウンタ５４のカウンタ値を記憶するレジスタ５５を備える。例文帳に追加

A command circuit I comprises a first counter 54 for updating the counter value in a cycle for updating of an internal clock output from an oscillation circuit 53 and a register 55 for storing the counter value of the first counter 54 when the signal level of a reset signal Re (or a fraudulence reset signal Re1) is transferred to a different state. - 特許庁

通信相手から受信するスタート・ビットに応じて、通信レートを自動設定することができ、またボーレート・クロックを算出するシステム・クロックの周波数が未知の場合においても、ボーレート・セレクト・レジスタへの設定が可能で、しかも広い範囲の通信レートをサポートできる調歩同期式データ通信回路を提供する。例文帳に追加

To provide a start-stop synchronized type data communication circuit with which a communication rate is automatically set in accordance with a start bit received from a communication opposite party, setting in a baud rate select register is enabled, even when the frequency of a system clock for calculating a baud rate clock is unrecognized and also a wide range of communication rate is supported. - 特許庁

コマンドＤＭＡＣ１３ａ及びデータＤＭＡＣ１３ｂを介してＨＤＤ１４からエンジン部３にデータを転送中にエラーが発生した場合、ＣＰＵ１０は、リトライレジスタ１３ｃを用いて、コマンドＤＭＡＣ１３ａ及びデータＤＭＡＣ１３ｂを再設定して、データの転送をリトライする。例文帳に追加

When the error occurs during the transfer of the data to an engine part 3 from the HDD 14 through the command DMAC 13a and the data DMAC 13b, a CPU (Central Processing Unit) 10 resets the command DMAC 13a and the data DMAC 13b by use of the retry register 13c, and retries the transfer of the data. - 特許庁

ネイティブ・コード・シミュレータにおいて、マルチタスクＯＳが管理するタスク毎にタスク固有なスタックを持てるようにする仮想化プログラムであって、ターゲットＣＰＵで特殊な制御レジスタ操作によって行っていたコンテキスト生成・退避・復元・消去をネイティブ・コード・シミュレータが提供するＡＰＩで行うものである。例文帳に追加

The virtualization program allows a native code simulator to have a stack specific to each task that is managed by a multi-task OS, and the creation/saving/restoration/erasure of a context that a target CPU executes by means of a special control register operation, is executed by an API provided by the native code simulator. - 特許庁

浮動小数点演算器１０５の演算結果を整数演算器１１４の最終演算ステージＳＴ３に設けられたマルチプレクサ１２２に供給し、整数演算器１１４に対するインストラクションによりマルチプレクサ１２２を切り換えて、浮動小数点演算器１０５の演算結果を汎用レジスタ１１３に保持して、整数演算を可能とする。例文帳に追加

An operation result of a floating point computing element 105 is supplied to a multiplexer 122 arranged on the final operation stage ST3 of an integer computing element 114, the multiplexer 122 is switched by an instruction applied to the element 114 and the operation result of the element 105 is stored in a general register 113 to execute integer operation. - 特許庁

通信チャネルインタフェース回路は、内部バス経由でレジスタ回路に設定された通信チャネルバッファ領域の定義情報に基づいて、通信チャネルバッファ領域から対応する通信チャネルに与える送信データを読み出し且つ通信チャネルから与えられる受信データを対応する通信チャネルバッファ領域に書き込む制御を行う。例文帳に追加

The communication channel interface circuit is configured to perform control for reading transmission data to be applied to the corresponding communication channel from the communication channel buffer area, and for writing reception data to be applied from the communication channel in the corresponding communication channel buffer area on the basis of the definition information of the communication channel buffer area set in a register circuit via the internal bus. - 特許庁

複数のメモリ回路とテストベクタを出力するＢＩＳＴ回路１４０とを備える半導体集積回路であって、ＢＩＳＴ回路１４０からそれぞれのメモリ回路へテストベクタを供給する信号線路上に、ＢＩＳＴ回路１４０から出力されるテストベクタを、共通のクロック信号に応じて隣接するマクロセルへ転送する１以上のレジスタ回路１５０を有することを特徴とする。例文帳に追加

This semiconductor integrated circuit is equipped with a plurality of memory circuits and the BIST circuit 140 for output test vectors, wherein one or more register circuits 150 for transferring the test vectors output from the BIST circuit 140 to adjacent macro-cells according to a common clock signal, are provided on signal lines supplying the test vectors to respective memory circuits from the BIST circuit 140. - 特許庁