「レジスタ」に関連した英語例文の一覧と使い方(221ページ目) - Weblio英語例文検索

メモリ領域１０のうちの、パーマネントエリアポインタレジスタ２０で指定されるパーマネントエリア１０ａに、長時間通信に参加しない場合であっても消去したくないサーバ等のアドレスデータを格納し、メモリ領域１０中の、パーマネントエリア１０ａを除くテンポラリエリア１０ｂに、エージング手段３０で消去されるアドレスデータを格納する。例文帳に追加

Even when communication is not performed for a long time, address data of server or the like being not desired to erase is stored in a permanent area 10a specified by a permanent area pointer register 20 out of a memory region 10, and address data to be erased by an aging means 30 is stored in a temporary area 10b excluding the permanent area 10 in the memory region 10. - 特許庁

ＲＴＬ（レジスタ・トランスファ・レベル）の回路記述を解析して、開始点から終了点までの遅延がクロック周期を越えているマルチサイクルパス候補を検出するＲＴＬタイミング解析部１０２と、マルチサイクルパス候補と、ゲートレベルのタイミング解析のために指定されるマルチサイクルパス指定・フォールスパス指定とを突き合わせて比較するチェック部１０３とを具備する。例文帳に追加

This device includes an RTL(register transfer level) timing analysis part 102 which analyzes the circuit description of RTL and detects a multi-cycle path candidate whose delay covering its start point through end point exceeds a clock cycle or not and a check part 103 which collates the multi-cycle path candidate with the multi-cycle path/false path that is designated for analyzing the gate level timing. - 特許庁

初段レジスタ２では、Ａ／Ｄコンバータ１のデジタル出力Ｄ３〜Ｄ０に連続して０．５ＬＳＢ分の値を加算し、このＡ／Ｄコンバータ１において平均的に０．５ＬＳＢ分が切り捨てられたオフセット分を相殺してオフセット補正するので、コスト高を招致することなく、Ａ／Ｄコンバータ１の出力に含まれるオフセット分を補正することができる。例文帳に追加

The first stage register 2 adds a value by 0.5 LSB continuously to digital outputs D3 to D0 of the analog/digital converter 1 and cancel the offset component resulting from rounding off by the 0.5 LSB in average by the analog/digital converter 1 to correct the offset, then the offset correction device can correct the offset included in an output of the analog/digital converter 1. - 特許庁

書き込みデータを保持する第一データ保持部１１１と、第一データ保持部とは異なるタイミングで書き込みデータを保持する第二データ保持部１１２と、第一および第二データ保持部に保持されたデータの一致を比較判別して書き込みデータの誤書き込み防止対象レジスタ１２への書き込みを許可する保持データ比較部１１４とを備える。例文帳に追加

This system comprises: a first data retaining part 111 to retain writing data; a second data retaining part 112 to retain the writing data at a timing different from the first data retaining part; and a retained data comparing part 114 that compares the data retained in the first and second data retaining parts and discriminates their matches to allow writing of the writing data to the register 12 to which incorrect writing is prevented. - 特許庁

コントラスト調整値を補正するための補正パラメータを記憶する補正パラメータレジスタ４０と、ＭＰＵにより指示されるコントラスト調整値に対して、補正パラメータにより特定される補正値を加算し、補正コントラスト調整値を演算する演算回路５０と、補正コントラスト調整値に基づき得られる駆動電圧で表示パネルを駆動する駆動回路とを含む表示ドライバである。例文帳に追加

The display driver comprises a correction parameter register 40 for storing a correction parameter for correcting a contrast adjustment value, an arithmetic and logic unit 50 for adding a correction value specified by the correction parameter to the contrast adjustment value instructed by an MPU and calculating a corrected contrast adjustment value, and a driving circuit for driving a display panel at the driving voltage obtained on the basis of the corrected contrast adjustment value. - 特許庁

データ供給部１０２において、画像メモリ１０１から読み出された複数の画素データをレジスタ１２０〜１２６に一時的に記憶すると共に一方向に順次シフトしながら出力し、各積和演算器（演算手段）１６０〜１６３において、データ供給部１０２から出力される複数の画素データとフィルターカーネル１０３ａにおけるフィルター係数とを用いた演算処理を並列に行う。例文帳に追加

A data supply unit 102 temporarily stores a plurality of pieces of pixel data read from an image memory 101 in registers 120-126, and outputs the pixel data while shifting the pixel data in one direction, the respective product-sum operators (operation means) 160-163 concurrently perform operation processes using multiple pieces of pixel data output from the data supply unit 102 and filter coefficients in a filter kernel 103a. - 特許庁

さらに、階調データレジスタ回路１４と階調電圧セレクタ回路１８との間に設けられ、テストモード時において、両回路間に設けられたビット線に含まれる少なくとも一部の複数ビット線を共通ノードを介して互いに接続し、この共通ノードを流れる電流値に基づいて故障検出を行うテスト回路１６を備える。例文帳に追加

The display driver further includes a test circuit 16 that is provided between the gradation data register circuit 14 and the gradation voltage selector circuit 18, the test circuit 16 connecting at least a part of a plurality of bit lines among bit lines provided between both of the circuits through a common node in a test mode, so as to perform failure detection based on a value of current that flows in the common node. - 特許庁

そして、多項式α^ｉ・Ａ（α）の係数系列を継続的にレジスタに保持した状態で、Ｗ（α）＝ｔ_０＋ｔ_１・α＋…＋ｔ_ｉ・α^ｉで表現可能なα^ｉを除くすべての多項式Ｗ（α）について、多項式Ｗ（α）・Ａ（α）の係数系列が算出されるまで二倍算過程と加算過程と、を交互に実行する。例文帳に追加

With the coefficient series of the polynomial α^iA(α) kept continuously in the register, a doubling process and an adding process are alternately executed until the coefficient series of the polynomial W(α)×A(α) is calculated for every polynomial W(α) except α^i representable by W(α)=t_0+t_1α+...+t_iα^i. - 特許庁

本発明に係る半導体集積回路１は、外部端子１１と、通常動作時に外部端子１１から信号を受ける機能ブロック１４ａと、テスト動作時に外部端子１１に代わり機能ブロック１４ａに信号を与えるＣＰＵレジスタ１２と、テスト動作時に外部端子１１からテスト信号を受ける機能ブロック１４ｂとを備える。例文帳に追加

A semiconductor integrated circuit 1 of the invention includes: the external terminal 11; the functional block 14a for receiving the signal from the external terminal 11 during a test operation; a CPU register 12 for applying the signal to the functional block 14a during the test operation instead of the external terminal 11; and the functional block 14b for receiving the test signal from the external terminal 11 during the test operation. - 特許庁

信号駆動回路２００は直列され、第一クロック信号ＣＬＫ１と第二クロック信号ＣＬＫ２だけにより制御される複数のシフトレジスタ２０−１、２０−２、２０−３、２０−４からなり、スタートパルスＳＴＰを受信後、対応する駆動パルスｏｕｔ１、ｏｕｔ２、ｏｕｔ３、ｏｕｔ４を順に出力する。例文帳に追加

The signal driving circuit 200 comprises a plurality of shift registers 20-1, 20-2, 20-3, and 20-4 connected in series and controlled only by the first clock signal CLK1 and second clock signal CLK2, wherein the shift registers are operative to output corresponding driving pulses out1, out2, out3 and out4 in turn after receiving the start pulse STP. - 特許庁

複数段のリセット・セット型のフリップフロップ（ＲＳ−ＦＦ）３４を備えるシフトレジスタであって、ＲＳ−ＦＦ３４の出力信号Ｑの出力ノードとＬレベルの電源との間に、初期化信号ＲＳＴによって導通状態に制御され、上記出力ノードの電圧レベルをＬレベルに固定するためのトランジスタＴｒ９を設ける。例文帳に追加

The shift register includes a plurality of stages of reset/set type flip-flops (RS-FF) 34, and a transistor Tr9 disposed between the output node of the output signal Q of the RS-FF34 and the power source of the L level to be controlled to a conductive stage by an initialization signal RST and fix the voltage level of the output node to an L level. - 特許庁

空きセル生成回路は、ＡＴＭセルのタイミングカウントを行う５３周期の５３オクテットタイミングカウンタ２と、５３オクテットタイミングカウンタ２の６ビットの出力から４種類のタイミング信号を生成するゲート回路４と、８ビットの空きセルパターンをパラレルデータからシリアルデータに変換するシフトレジスタ３とにより構成する。例文帳に追加

This free cell generating circuit is composed of a 53-octet timing counter 2 of 53 cycles for counting the timing of an asynchronous transfer mode(ATM) cell, a gate circuit 4 for generating four kinds of timing signals from the output of 6 bits from the 53-octet timing counter 2, and a shift register 3 for converting the free cell pattern of 8 bits from parallel data to serial data. - 特許庁

このＤＤＲ ＳＤＲＡＭは、第１コマンドＣＭＤＡ、第２コマンドＣＭＤＢ、テストモードエントリセットコマンドＴＭＥＳＡ、第３コマンドＣＭＤＣ、およびテストモードレジスタセットコマンドＴＭＲＳＡがクロック信号ＣＬＫの立上がりエッジに同期して連続的に入力されたことに応じてテストモードエントリ信号ＴＭＯＤＥを「Ｈ」レベルにするテストモードエントリー信号発生回路を備える。例文帳に追加

This DDR SDRAM is provided with a test mode entry signal generating circuit making a test mode entry signal TMODE a 'H' level in accordance with that a first command CMDA, a second command CMDB, a test mode entry set command TMESA, a third command CMDC, and a test mode register set command TMRSA are inputted continuously synchronizing with a rise edge of a clock signal CLK. - 特許庁

不揮発性半導体記憶装置チップ内部のステータスレジスタ（３２）に、チップの外部からアクセスが可能か否かを示すビット（Ｂ７）や、書込みが正常に終了したか否かを示すビット（Ｂ４）と共に、再度書込みを実行することで正常に書込みが行なえる可能性があるか否かを示すビット（Ｂ６）を設けるようにした。例文帳に追加

A status register (32) in a non-volatile semiconductor storage chip is provided with a bit (B7) indicating whether access from the outside of a chip can be performed or not, a bit (B4) indicating whether write-in is finished normally or not, and a bit (B6) whether normal write-in can be performed by performing write-in again or not. - 特許庁

また、このデータ受信シフトクロック（Ｓ２０１）をデータ送信シフトクロック（Ｓ２０１）としてデータ送信シフトレジスタ７からのシリアルデータ（Ｓ２０３）を送信制御回路５で通信システム上とは逆のデューティ比をもったデータを送信することで、相手側通信装置に正常なデューティ比をもったデータを送信できる。例文帳に追加

Also, the data reception shift clock (S201) is made a data transmission shift clock (S201), and serial data (S203) from a data transmission shift register 7 are transmitted by a transmission control circuit 5 by transmitting data with a duty cycle opposite to that in a communication system, whereby data with a normal duty cycle can be transmitted to a communication device on the other end. - 特許庁

図３のコード決定回路２２０４にラインバッファ２２０９、ＢＭ判定回路２２０３、ランレングス判定回路２２０２、ブランク行決定回路２２０５、ブランクランレングス判定前処理部２２０６、ブランク数決定回路２２０８の各出力、また、コードレジスタ２２１０の設定データを入力し、最終的な符号化データＣＯＤＥ１〜ＣＯＤＥ８を得る。例文帳に追加

Final encoded data CODE1 to CODE8 are obtained by inputting respective outputs of a line buffer 2209, a BM judgment circuit 2203, a run length judgment circuit 2202, a blank row decision circuit 2205, a blank run length judgment preprocessing part 2206 and the number of blanks decision circuit 2208, and also, set data of a code register 2210 to a code decision circuit 2204 of the diagram 3. - 特許庁

センサのチェックモードにおいては、まずスキャナ、カセット、プリンタからチェックする箇所を選択し、選択されたチェック箇所に係るセンサの略称を表示し、そのセンサの情報を格納したレジスタの各ビットの値が変化しているか判定し、変化しているときはセンサの略称の表示を反転する。例文帳に追加

In a sensor checking mode, first, places to be checked are selected from the scanner, the cassette and the printer, abbreviated names of sensors relating to the selected places to be checked are displayed, whether or not the value of each bit of a register that stores the information of the sensors has changed, and when the value changes, the display of the abbreviated names of the sensors is inverted. - 特許庁

スイングレジスタの駆動装置１０は、縦ブレード５の揺動軸４と同期回動可能に連結されたピニオンギア８と、ＳＭＡワイヤ１７ａ〜１７ｄが連結されるとともに、同ピニオンギア８と噛合して往復動するラックギア１３とを備え、同ラックギア１３の往復動がピニオンギア８によって回動運動に変換されて揺動軸４へ伝達される。例文帳に追加

This driving device 10 of the swing register comprises a pinion gear 8 synchronously rotatably connected with an oscillating shaft 4 of a longitudinal blade 5, and a rack gear 13 connected with SMA wires 17a-17d and reciprocating while engaged with the pinion gear 8, and the reciprocation of the rack gear 13 is converted into rotating motion by the pinion gear 8 and transmitted to the oscillating shaft 4. - 特許庁

ユーザが決済に用いるデータの表示要求を送信し、返信されたデータを表示する携帯端末機（１）と、データを読み込むスキャナ（４）において、前記データが表示された携帯端末機（１）を前記スキャナ（４）に近接し、前記スキャナ（４）が表示されたデータを読み込むことにより、スキャナに連係した電子キャッシュレジスターを通して電子商取引が成立するデータ伝達を行う。例文帳に追加

In the portable terminal 1 for transmitting a display request of the data which is used by user for account settlement and displaying the data replied and the scanner 4 for reading the data, the portable terminal 1 displaying the data is brought close to the scanner 4, which reads the data displayed, thereby, the data are transmitted for establishing the electronic commercial transaction through the electronic cash resistor linked to the scanner 4. - 特許庁

シフトレジスタは、クロックドインバータを用いたフリップフロップ回路を複数段有し、クロックドインバータは直列に接続された第１及び第２のトランジスタと、直列に接続された第３及び第４のトランジスタを有する第１の補償回路と、第５のトランジスタ及びトランスミッションゲートを有する第２の補償回路とを有する。例文帳に追加

This shift register includes a plurality of stages of a flip-flop circuit each of which includes a clocked inverter, the clocked inverter includes a first transistor and a second transistor which are connected in series, a first compensation circuit including a third transistor and a fourth transistor which are connected in series, and a second compensation circuit including a fifth transistor and a transmission gate. - 特許庁

車輌の走行時に車輪速センサ１に故障が発生した場合、車輌速度の条件を異常状況レジスタ２１に記憶し、ワーニングランプ４を表示し、次回、車輌が走行し、同一の条件下で車輪速センサ１に故障が発生しないと、ワーニングランプ４の表示を消す、車輪速センサの故障検出方法。例文帳に追加

In the method for detecting failures in a wheel speed sensor, the conditions of wheel speed are stored at a failure condition register 21, when a wheel speed sensor 1 fails, while a vehicle is being driven, and a warning lamp 4 is turned on and then will turned off the vehicle is driven the next time, and the wheel speed sensor 1 will not fail under the same conditions. - 特許庁

シフトレジスタ201,202は、レジストセンサ161及び排出センサ162の出力値を、プロセス速度に応じた所定のサンプリング周期で順次取り込んで記憶すると同時に、以前に記憶した出力値を、順次シフトさせることによって、複数の異なる時刻における各センサ161,162の出力値を時刻順に保持する。例文帳に追加

Shift registers 201 and 202 successively take in outputting values of a resist sensor 161 and a discharging sensor 162 by a specified sampling period in accordance with a process speed and store them, and at the same time, by shifting successively the outputting values stored before, the outputting values of respective sensors 161 and 162 at a plurality of different times are held in the order of the times. - 特許庁

クランプ回路２５は、第１、第２のＯＢ画素領域に対応する信号をそれぞれ色画素毎に積算する積算器と、積算器の出力信号に基づき画素毎に含まれる段差信号成分を補正する補正信号を演算する演算器と、シフトレジスタから出力される有効画素領域の信号から補正信号を減算する減算器を有している。例文帳に追加

A clamping circuit 25 is provided with an integrator for integrating the signals, corresponding to the first and second OB pixel regions for each color pixel, respectively; a computing element for computing correction signals for correcting level-difference signal components, included in each pixel on the basis of the output signals of the integrator; and a subtractor for subtracting the correction signals from the signals of the effective pixel region outputted from the shift register. - 特許庁

マイクロプロセサ技術の進展により、多数のレジスタを内蔵し、一命令で同時に複数のデータ演算が可能なSIMD演算機能をもつCPUが利用可能になりつつあるが、それらのCPUの構成に最適化されていない汎用のアルゴリズムを用いてフィルタ処理を行っても、CPU性能を充分に活用できず処理速度は向上しない。例文帳に追加

To solve the problem that CPU performance is not fully utilized and a processing speed is not heightened even when a filter processing is performed through the use of a general purpose algorism which is not optimized in CPU configurations though a CPU which incorporates multiple registers and has an SIMD operating function for simultaneously operating a plurality kind of data by one instruction comes to be used by the development of microprocessor technique. - 特許庁

フラッシュメモリ１の１ページの全内容を書き換える場合、初期化プログラムの実行に伴いレジスタ１２に論理値「１」の指示信号ＰＡＧＥＷＲＴがセットされる為、書き込み制御回路１０は論路値「０」の指示信号ＰＡＧＥＷＲＴが供給されてフラッシュメモリ１の書き込み動作を制御する。例文帳に追加

When the whole contents of one page of a flash memory is rewritten, as execution of an initializing program, as an instruction signal PAGEWRT of a logic value '1' is set to a register 12, an instruction signal PAGEWRT of a logic value '0' is supplied to a write-in control circuit 10 and write-in operation of the flash memory 1 is controlled. - 特許庁

加速度センサを有する携帯電話機において、前記加速度センサからの加速度入力信号を受けることにより前記加速度入力信号におけるパルスの振幅若しくは幅に基づいて加速度値を算出する加速度算出回路と、前記加速度値に係るデータを保持するレジスタと、を備える回路ユニットを有することを特徴とする。例文帳に追加

The mobile telephone set having an acceleration sensor has a circuit unit provided with: an acceleration calculating circuit for receiving an acceleration input signal from the acceleration sensor to calculate an acceleration value based upon an amplitude of a pulse or a width in the acceleration input signal; and a register for holding data associated with the acceleration value. - 特許庁

イニシエータＩＰモジュールと、リクエスト転送回路と、レスポンス転送回路と、自クラスタ番号レジスタ等を含むクラスタを２つ以上具備し、イニシエータＩＰモジュールからのリクエストに対して、特定のアドレスへのアクセスであった場合、別クラスタへの転送に要する情報を付与し、その情報を元に転送先が自クラスタか別クラスタかを判定してデータを転送するようにデータ処理装置を構成する。例文帳に追加

When there is access to a specific address in response to a request from the initiator IP module, the device is configured to give information necessary for transfer to another cluster and determine whether a transfer destination is its own cluster or the other cluster on the basis of the information to transfer data. - 特許庁

金銭において、流通の過程や家庭において消毒・殺菌及び除菌をするという行為。加えて受け取って内部に挿入した現金及び一般通貨を消毒・殺菌及び除菌した上で再度金銭を渡す事ができるレジスター（金銭登録器＝大辞林・大辞泉による）や現金自動預払機を始めとする金銭授受に使用する機械。例文帳に追加

MONEY DISINFECTION, STERILIZATION AND BACTERIA ELIMINATION DURING CIRCULATION AND IN HOUSE, MACHINE INCLUDING CASH REGISTER CAPABLE OF DISINFECTING, STERILIZING CASH AND GENERAL CURRENCY RECEIVED AND INSERTED INSIDE TO DISPENSE THE CASH AND AUTOMATIC TELLER MACHINE USED FOR MONEY TRANSFER - 特許庁

複数のバイトデータで構成される平文ブロックデータあるいは暗号文ブロックデータに対して、換字処理と転置処理を含む処理を行うランダマイズ部処理回路（１０１）、又は複数のバイトデータで構成される鍵ブロックデータに対して、転置処理を含む処理を行う拡大鍵生成部処理回路（１０２）において、換字処理及び転置処理を行う回路にパイプラインレジスタを含み、バイトデータ単位のパイプライン処理を行って、同一のブロックデータに含まれる複数のバイトデータに対して並列処理を行う。例文帳に追加

Parallel processing is performed to the plurality of the byte data included in the same block data by performing the pipeline processing of the byte data unit. - 特許庁

入力された画像フレームに対し所定の符号化処理を施すことにより、前記画像フレームの情報量を圧縮する画像圧縮符号化装置において、ＣＰＵとＦＰＧＡとを有し、該ＣＰＵとＦＰＧＡの少なくとも一方に内蔵する複数の拡張機能管理に関するレジスタにより、機能拡張の可否判断を実施し、機能を提供する拡張機能管理機能を備える事を特徴とする画像圧縮符号化装置である。例文帳に追加

An image compression encoding apparatus for performing a predetermined encoding process on an inputted image frame to compress an information amount of the image frame has a CPU and a FPGA and comprises an expanded function management function for determining propriety of function expansion and providing a function by using a plurality of registers relating expanded function management built in at least one of the CPU and the FPGA. - 特許庁

メモリ１１に記憶されたデータを処理する通信装置１であって、受信されたデータを受信データとして記憶する前回アクセス記憶レジスタ１１０と、受信データと、受信データの記憶後に受信された新受信データとが同一であるか否かを判断する判断部１０３と、判断部１０３により同一ではないと判断された場合、新受信データをメモリ１１に記憶させるデータ制御部１０４とを備える。例文帳に追加

A communication apparatus 1 for processing data stored in a memory 11 includes: a previous access storage register 110 storing received data as reception data; a determination part 103 which determines whether the reception data is identified with new reception data received after storing the reception data; and a data control part 104 which stores the new reception data in the memory 11, when the new reception data are not identified with the reception data by the determination part 103. - 特許庁

ＣＰＵから読み書き可能なＲＡＭ等にハードウェアブレークポイントテーブルを設け、当該テーブルに格納されたハードウェアブレークポイント情報、プログラム実行中のＣＰＵのプログラムカウンタ、及び前記プログラムカウンタが示す位置以降のプログラム内容から次に設定すべきハードウェアブレークポイントを決定し、プログラムの実行状況に応じてＣＰＵのハードウェアブレーク設定レジスタの設定を動的に切り換える。例文帳に追加

A RAM or the like which can read from or write to a CPU includes a hardware break point table, the next hardware break point to be set is determined from hardware break point information stored in the table, a program counter of a CPU executing a program, and program contents after a position indicated by the program counter, and setting of a hardware break setting register of the CPU is dynamically switched in accordance with a program executing state. - 特許庁

間接送風のための空気流路を開閉可能なダンパと、直接送風の空気流路を開閉可能なダンパを、操作部材の操作に連動させて直接送風モードと、間接送風モードと、全シャットモードを切り替え可能とするにあたり、各ダンパ及び連動部材の動作スペースをより小さいものとすると共に、各空気流路を開閉させるための機構を簡単なものとして、当該機構を構成する部品点数も削減できるレジスタを提供する。例文帳に追加

To provide a register which reduces operating spaces of dampers and interlocking member and reduces the number of components constituting a mechanism for opening/closing air flow paths through the simplification thereof when a damper for opening/closing an air flow path for indirect blow and a damper for opening/closing an air flow path for direct blow are interlocked with the operation of an operation member, in direct blow mode, indirect blow mode or full-shut mode. - 特許庁

店舗情報生成装置１０３が、店舗２０内のＰＯＳレジスター２０Ａのデータから店舗情報を生成すると、チューニングサーバー１０４が店舗情報に基づいて、挿入コンテンツを選択し、選択した挿入コンテンツを指定する指定情報を送信し、端末装置１０２が、コンテンツ再生順番で指定されたコンテンツの再生中またはコンテンツ再生順番の間に指定情報で指定された挿入コンテンツを割り込ませて優先的に再生する。例文帳に追加

A store information generating device 103 generates store information from data in a POS register 20A in the store 20, a tuning server 104 selects insert contents on the basis of the store information and transmits specification information specifying the selected insert contents, and a terminal device 102 preferentially reproduces the insert contents specified with the specification information by interrupting reproduction of contents specified with content reproduction order or the content reproduction order. - 特許庁

オペレータなどによって入力装置２が操作されて、プログラム作成指示とともに、機械メーカーなどから渡されたインターロックマトリックス５の内容などが入力されたとき、予め登録されているレジスタ表１１と、インターロックマトリックス５の内容とに基づき、並び替え表８、ラダー回路図９を作成した後、このラダー回路図９に基づき、プログラマブルロジックコントローラ装置用のプログラムを作成する。例文帳に追加

When an operator, etc., operates an input device 2 to input the contents of the interlock matrix 5 handed over from a machine maker together with a program generation instruction, a rearrangement table 8 and the ladder circuit diagram 9 are generated according to a previously registered register table 11 and the contents of the interlock matrix 5 and then the program for the programmable logic controller is generated according to the ladder circuit diagram 9. - 特許庁

ＬＳＩ３に設けられた半導体動作速度保証回路１０においては、速度測定専用テストベクタ１とＬＳＩテスタ２を用いることにより、ＬＳＩ３内の組み合わせ回路４を含むレジスタ５、６間の動作をもっともクリティカルな状態に設定するために、入力セレクタ１３に対し、動作速度保証モード選択回路１１が測定モードを設定し、動作速度保証状態入力回路１２が入力データを生成する。例文帳に追加

In the semiconductor operating speed guaranteeing circuit 10 provided in an LSI 13, an operating speed guaranteeing mode selector 11 sets a measuring mode and an operating speed guaranteeing state input circuit 12 generates input data to an input selector 13 to set operations of registers 5, 6 including a combinational circuit 4 in the LSI 3 to a most critical state by using a speed measuring special purpose test vector 1 and an LSI tester 2. - 特許庁

当該コントローラ５０は、汎用レジスタＲと、予め記憶された主要パラメータＰ１と、受信した当該主要遮断器パーソナリティパラメータＰ２を記憶するメモリ６０と、当該回路遮断装置１内の電流および電圧の少なくとも一方が、予め記憶された当該主要パラメータＰ１と受信した当該主要遮断器パーソナリティパラメータＰ２とによって規定される各既定閾値を上回る場合に、トリップ保護を実行するための構成部品とを含む。例文帳に追加

The controller 50 includes a memory 60 on which a universal register R, previously stored key parameters P1 and the received key breaker personality parameters P2 are stored, and components to execute trip protection when at least one of a current and a voltage within the circuit breaker device 1 exceeds a respective predetermined threshold as defined by the previously stored key parameters P1 and the key breaker personality parameters P2. - 特許庁

本発明は、（Ｉ）マルチドラッグレジスタンスアソシエーテッドプロテイン（ｍｕｌｔｉｄｒｕｇ ｒｅｓｉｓｔａｎｃｅ−ａｓｓｏｃｉａｔｅｄ ｐｒｏｔｅｉｎ；ＭＲＰ）をコードする遺伝子を植物細胞に導入することにより、ＭＲＰ形質転換植物を得る工程、（ＩＩ）工程（Ｉ）において得られたＭＲＰ形質転換植物を農薬汚染土壌で生育させる工程、及び、（ＩＩＩ）工程（ＩＩ）において生育させたＭＲＰ形質転換植物を回収する工程を包含する、農薬汚染土壌の浄化方法を提供する。例文帳に追加

The method for cleaning soil contaminated with agrochemicals comprises following processes, (I) transducing a gene encoding a multidrug resistance-associated protein (MRP) into a plant cell to obtain the MRP transformed plant, (II) a process growing the MRP transformed plant obtained in the process (I), in the soil contaminated with agrochemicals, and (III) a process collecting the MRP transformed plant grown in the process (II). - 特許庁

ストリーミング配信サーバは、オーディオ／ビデオデータを配信し、電子鍵盤楽器は、このオーディオ／ビデオデータから当該オーディオデータの音量レベルを検出し、検出したオーディオデータの音量レベルに基づいて演奏用音量レベルの初期値を決定し、決定した演奏用音量レベルを、前記音源・効果回路内に設けられている、演奏用音量レベルが格納されるレジスタに設定する。例文帳に追加

A streaming distribution server distributes audio/video data, an electronic keyboard instrument detects the volume level of the audio data from the audio/video data, decides an initial value of a volume level for performance based on the detected volume level of the audio data, and sets the decided volume level for performance into a register in which the sound level for performance is stored, which is provided in a sound source/effect circuit. - 特許庁

上記課題は、バウンダリスキャン機能を有する半導体集積回路の設計装置であって、複数のタイミング調整用バッファ間の距離を算出する距離算出手段と、前記距離算出手段により算出された距離に基づき、所定期間内にコントロール信号により前記複数のタイミング調整用バッファが駆動するように、複数のバウンダリスキャンレジスタを前記コントロール信号の供給元の後段に挿入する挿入手段と、を有する半導体集積回路の設計装置により達成される。例文帳に追加

The apparatus of designing the semiconductor integrated circuit having a boundary scan function includes a distance calculation means for calculating a distance between the plurality of timing adjustment buffers and an insertion means for inserting a plurality of boundary scan registers to the poststage of the supply source of control signals so as to drive the plurality of timing adjustment buffers by the control signals within a prescribed period on the basis of the distance calculated by the distance calculation means. - 特許庁

ディザ画像処理手段と誤差拡散画像処理手段を選択して使用可能な画像処理装置２１において、ディザ画像処理手段でマトリクスデータとして設定された複数のスレッシュ値と誤差拡散画像処理手段で設定されたスレッシュ値とを共通のスレッシュ値レジスタ２３に格納するようにするとともに、誤差拡散画像処理部で画像処理を行うときは、スレッシュ値を処理画素毎に周期的に変化させるようにする。例文帳に追加

In this picture processor 21 where a dither picture processing means and an error diffusion picture processing means can be selected and used, plural thresholds set as matrix data by the dither picture processing means and a threshold set by the error diffusion picture processing means are stored in a common threshold value register 23 and when picture processing is executed by the error diffusion picture processing means, the threshold is periodically varied for each processing pixel. - 特許庁

データ転送制御装置３０は、シリアルバスを介してホスト側データ転送制御装置１０から受信したパケットを解析するリンクコントローラ１００と、インターフェース信号を生成して、インターフェースバスに出力するインターフェース回路１１０と、インターフェース回路１１０から出力されるインターフェース信号の信号レベルが変化するタイミングを特定するためのタイミング情報が設定される内部レジスタ３５０を含む。例文帳に追加

The data transfer controller 30 includes a link controller 100 analyzing a packet received from the data transfer controller 10 at a host side via a serial bus, an interface circuit 110 generating an interface signal and outputting it to an interface bus, and an internal register 350 setting timing information for identifying change timing in a signal level of the interface signal which is output from the interface circuit 110. - 特許庁

複数のデータストリームからデータをインターリービング方式で暗号化処理するメモリシステムで、セッションに割り込みがあるときに、セキュリティコンフィギュレーション情報が失われるないようセキュリティコンフィギュレーション情報を保持し割り込み後に読み取りができるよう、割り込み前に、コントローラが前記セッションのセキュリティコンフィギュレーション情報をセキュリティコンフィギュレーションレジスタ５２に保存する。例文帳に追加

In a memory system cryptographically processing data from multiple data streams in an interleaved manner, a controller causes security configuration information of a session to be stored in a security configuration register 52 before a session is interrupted so that, in the case of the interruption, the security configuration information can be held so as not to be lost, and read after the interruption. - 特許庁

データ転送制御装置３０は、シリアルバスを介してホスト側データ転送制御装置１０から受信したパケットを解析するリンクコントローラ４０と、インターフェース信号を生成して、インターフェースバスに出力するインターフェース回路１１０と、インターフェース回路１１０から出力されるインターフェース信号の信号形式を規定するためのインターフェース情報が設定される内部レジスタ３５０を含む。例文帳に追加

The data transfer controller 30 includes a link controller 40 analyzing a packet received from the data transfer controller 10 at a host side via a serial bus, an interface circuit 110 generating an interface signal and outputting it to an interface bus, and an internal register 350 setting up interface information to specify a signal type of the interface signal outputted from the interface circuit 110. - 特許庁

第１のマイクロコントローラ（１）の少なくとも１つの第１のマイクロプロセッサ（２）上で実行されるプログラムシーケンスの制御方法であって，前記第１のマイクロコントローラ（１）の少なくとも１つの情報レジスタ（６）から，第１のマイクロコントローラ（１）のハードウェアに関する情報が読み込まれ，前記読み込まれた情報に応じて少なくとも１つのスイッチが操作され，前記スイッチによりプログラムのシーケンスが制御される。例文帳に追加

In the control method for the program sequence to be run on at least one first microprocessor (2) of a first microcontroller (1), information on the hardware of the first microcontroller (1) is read from at least one information register (6) of the first microcontroller (1), at least one switch is operated corresponding to the read information, and the sequence of programs is controlled by the switch. - 特許庁