「レジスタ」に関連した英語例文の一覧と使い方(218ページ目) - Weblio英語例文検索

ＤＣＣ回路ＤＣ１〜ＤＣｊは、シフトレジスタ４２からの信号により基準電流ＩｓｔｄでコンデンサＣｓ１を充電して、その電流値を記憶し、ラインラッチ４４から出力される１行分のデジタル画像データ信号（Ｈ）により導通したスイッチング素子ＳＷ３を介して記憶した電流値の電流をデータラインＳ１〜Ｓｊに出力する。例文帳に追加

DCC circuits DC1-DCj charge a capacitor Cs1 with a reference current Istd by a signal from a shift register 42, stores the current value and outputs the current of the stored current value to data lines S1-Sj via a switching element SW3 conducted by a digital image data signal (H) of a single line outputted from a line latch 44. - 特許庁

削除やバックスペース等の修正機能を有する修正キーの入力を修正操作検出部５で検出したとき、その直後のキー入力とキーバッファ４の内容とを比較して、ユーザが実際にはどのキーを押そうとしたのかを判別し、判別の結果を学習部６により学習データ用レジスタ７に保存する。例文帳に追加

When a correcting operation detecting part 5 detects the input of a correct key having a correcting function such as deletion or a back space, the key input just after that is compared with contents in the key buffer 4, it is discriminated which a key is to be actually pressed by the user and the discriminated result is preserved in a register 7 for learning data by a learning part 6. - 特許庁

調停回路に処理要求信号の最大待機時間と実際の待機時間とを監視する監視レジスタ部２０１と、待機時間が最大待機時間に達した処理要求信号が発生した場合、プライオリティエンコーダ２０３を制御して、待機時間が最大待機時間に達した処理要求信号の優先度が最大になるように設定する監視部コントローラ２０２を設ける。例文帳に追加

The arbitrating circuit is provided with a monitor register part 201 which monitors the maximum wait time and actual wait time of a process request signal and a monitor part controller 202 which controls a priority encoder 203 when a process request signal whose wait time has reached the maximum wait time to give top priority to the process request signal whose wait time has reached the maximum wait time. - 特許庁

また、受信側の復調器２０１，２１１の後に自偏波および異偏波用のフレームの位相を検出するフレーム検出回路２０４，２０５，２１４，２１５と、それらのフレーム位相を比較するフレーム比較回路２０６，２１６と、フレーム比較回路の情報により遅延を調整することのできるシフトレジスタ２０３，２１３を設ける。例文帳に追加

In addition, frame detection circuits 204, 205, 214 and 215 for detecting the phases of frames for a self-polarized wave and a different polarized wave, frame comparison circuits 206 and 216 for comparing those frame phases, and shift registers 203 and 213 which can adjust delay by using information of the frame comparison circuits are provided after demodulators 201 and 211 of a receiving side. - 特許庁

出力チャンネルＣ１〜ＣＮと出力先Ｐ１〜ＰＮのいずれかで断線している場合、故障状変検出部１１１では、今回と前回の断線状態検出情報を比較し、異なる場合には、変化があった内容を故障状変として検出して、この故障状変を示す故障状変情報を故障状変レジスタ１１２に格納する。例文帳に追加

When any of the output channels C1 to CN and the output destinations P1 to Pn is disconnected, the defective status change detecting part 111 compares disconnection status detection information of this time and previous time, and when they are different, detects the changed contents as defective status change, and stores defective status change information showing the defective status change in a defective status change register 112. - 特許庁

本発明による磁気エンコーダの絶対位置信号出力方法は、歯車（１）によるインクリメンタル信号（６ａ）及びＭコード（３０）をシフトレジスタ（２０）に入力してＭコード列に変換し、これを復号して絶対位置信号（１０）を生成することにより歯車（１）の形状を大型化することなくアブソリュート化する方法である。例文帳に追加

In this method of outputting absolute position signals of an magnetic encoder, without enlarging the shape of the gearwheel (1), incremental signals (6a) and the M codes (30) by the gearwheel (1) are made absolute by inputting them to a shift register (20) to be converted into a M code string, decoding the M code string, and by generating absolute position signals (10). - 特許庁

シフトレジスタ回路６１の前段回路６３は、ＣＫＶに接続されＳＲｉｎ２に応答するＮＴ２と、ＮＴ２とＮＤ１との間に接続されるＮＴ３と、ＶＬに接続されＣＫＶに応答するＮＴ１０と、ＮＴ１０とＮＤ１の間に接続されＩＮに応答するＮＴ１と、容量素子Ｃ１とを有して構成される。例文帳に追加

A prestage circuit 63 of a shift register circuit 61 is composed of: NT2 which is connected to CKV and responds to SRin2; NT3 which is connected between the NT2 and ND1; NT10 which is connected to VL and responds to the CKV; NT1 which is connected between the NT10 and the ND1 and responds to IN; and a capacitive element C1. - 特許庁

ブートプログラム３１はスタック１１から０番地へのジャンプを検出するほか、デバッグボード７０からの連続リセットを検出してフラグ４１を設定すると共に、フラグ４１及び汎用レジスタ６１を調べ、コアダンプ要求があればコアダンププログラム３２を起動してＲＡＭ４０の内容をＨＤＤ２０に書き出すほか、これを圧縮してＨＤＤ２０に蓄積する。例文帳に追加

The boot program 31 detects jump to a zero address from a stack 11, also detects continuous reset from a debug board 70 to set the flag 41, also examines the flag 41 and the register 61, activates a core dump program 32 if a core dump request exists to write contents of a RAM 40 in an HDD 20 and also compresses them to store them in the HDD 20. - 特許庁

コンパイラの中間コードを読み込み、中間コードを一つ取り出し、取り出した中間コードが、例外チェックが必要な命令であるか判断し、例外チェックが必要な命令である場合に、例外の種類を示すラベルをレジスタに代入する命令を生成することなく、例外の種類から一意に決まるビット列を持つ例外チェック命令を生成する。例文帳に追加

This method reads an intermediate code of a compiler, extracts one intermediate code (110), decides whether the extracted intermediate code is an instruction needing exception check and generates exception check instruction having a bit string that is uniquely decided from an exception kind (150) without generating an instruction for substituting a label showing the exception kind for a register when the instruction needs the exception check. - 特許庁

差動信号を入力又は出力する差動信号セルのネットリスト設計データを生成するための差動信号ライブラリ（８１１，８１２）を用いて、レジスタ転送レベル設計データを基に論理合成を行い、差動信号を入力又は出力する差動信号セルのネットリスト設計データ（８０４）を生成する論理合成ステップ（Ｓ８０３）を有することを特徴とする設計方法が提供される。例文帳に追加

This design method has a logical composition step (S803) for composing a logic based on a register transfer level design data, using differential signal libraries 811, 812 for generating a net list design data of a differential signal cell for inputting or outputting the differential signal, and for generating the net list design data 804 of the differential signal cell for inputting or outputting the differential signal. - 特許庁

乗算器または乗算機能を果たす極性反転器の数をフィルタのタップ数（シフトレジスタの段数）よりも減らし、フィルタ演算を１チップ期間内で分割して行なう構成にすることで、回路規模の縮小を図るとともに、フィルタのタップ数以下の任意のチップ長のフィルタ演算を可能にする。例文帳に追加

To reduce the circuit scale and to attain filter arithmetic operation with an optional tip length below the number of taps of a filter by adopting a configuration such that the number of multipliers or polarity inverters having multiplication function is selected less than the number of the taps of the filter (number of stages of shift registers) and the filter arithmetic operation is conducted with divisions within one tip period. - 特許庁

外気が身体に直接当たるのを防ぐことができ、部品を外すことなく開口面積の調整が容易にでき、開口位置の再現が容易であり、完全に閉じて冷気の侵入を防止でき、完全に開いて大きな開口面積を得ることができ、壁の汚れを防止することができる換気レジスターを提供する。例文帳に追加

To provide a ventilation register capable of preventing a body from being directly exposed to outside air, easily adjusting an opening area without demounting components, easily recovering an opening position, preventing intrusion of cold air by being completely closed, achieving a large opening area by being completely opened, and preventing contamination of a wall. - 特許庁

第１空気吹出し口３と第２空気吹出し口４を上下２段に設けたベゼル１と、空気導入口９を有すると共にベゼルに連通する通風路を内部に形成してなるリテーナ２と、を備え、第１空気吹出し口と第２空気吹出し口及び通風路には可動ルーバーを設けない空気吹出調整用レジスタである。例文帳に追加

A register is provided for adjustment of blowing air comprising a bezel 1 having a first air blowing port 3 and a second air blowing port 4 in upper and lower stages and a retainer 2 having an air feeding port 9 and forming an aeration passage communicating with the bezel, wherein the first air blowing port, the second air blowing port and the aeration passage are not provided with a movable louver. - 特許庁

周辺装置７には、ソフトウエアによってレジスタ１６がアクセスされて制御データが入力されると、この入力された制御データを時分割して１本のケーブル８に送出し、制御対象５側から１本のケーブル８を介してデータが入力されると、これを通常時間のデータに復元する変換インタフェース１７を内蔵して制御装置１０を構成する。例文帳に追加

The peripheral device 7 has a built-in conversion interface 17 that, when the register 16 is accessed by the software to input control data, divides the inputted control data in a time-sharing manner to send the data to the one cable 8, and that, when data is inputted from the control target 5 via the one cable 8, restores the data to normal-time-based data. - 特許庁

データ挿入部４は、任意データ出力モードではベースフレーム部からの任意試験データを出力し、固定パターン出力モードではベースフレーム部からのベースフレームデータの内の所定のビットをＩＤカウンタ値と入れ替え、コミュテーションレジスタからのデータ挿入位置情報で指定されるベースフレームデータの内のビットを挿入データと入れ替え固定試験データとして出力する。例文帳に追加

A data inserting part 4 outputs the arbitrary test data from the base frame part in an arbitrary data output mode, exchanges predetermined bits in the base frame data from the base frame part with the ID counter value in a fixed pattern output mode, exchanges bits in the base frame data designated by the data inserting position information from the commutation register with the inserting data and outputs the result as fixed test data. - 特許庁

伝送信号の末尾に特定信号を付加して畳み込み符号化された符号化データ列の、最後のビットに対応する受信軟判定データが入力されパスメモリ（１４）の更新がなされた時点で、パスメモリの特定信号に対応するメモリ群のラッチ内容をシフトレジスタ（３８）に並列に取り込み、順次直列に出力することとした。例文帳に追加

When received soft decision data corresponding to a final bit of a coded data stream subjected to convolution coding by adding a specific signal to an end of a transmission signal are received and contents of a path memory (14) are updated, and a shift register (38) captures contents latched by a memory group corresponding to the specific signal stored in the path memory in parallel and sequentially and serially outputs the contents. - 特許庁

一方、同期スレーブ装置１３は、同期マスタ装置１２が同期制御フレームを送信開始したｔ２と同じタイミングから、同期制御フレームを受信し始め、同期マスタ装置１２が同期制御フレームの送信が完了するｔ３の同じタイミングにおいて、同期制御フレームの受信を完了し、クロックカウンタレジスタをリセットする。例文帳に追加

Meanwhile, a synchronization slave unit 13 starts reception of the synchronous control frame at the same timing as t2 when the synchronization master unit 12 starts transmission of the synchronous control frame, and completes the reception of the synchronous control frame to reset a clock counter register at the same timing as t3 when the synchronization master unit 12 has completed the transmission of the synchronous control frame. - 特許庁

ファクシミリ装置１は、フラッシュメモリ７内のシステムプログラムの書き替えに際して、リセット後のファクシミリ制御ＬＳＩ２内のバッテリバックアップされたバックアップレジスタ部１２の保持するチップセレクト状態に基づいて、カードデバイス２０を選択して、カードデバイス２０内のシステムプログラムでフラッシュメモリ７内のシステムプログラムを書き替えている。例文帳に追加

A facsimile machine 1 selects a card device 20 based on a chip select state held by a backup register part 12 the battery of which is backed up in a facsimile control LSI 2 after reset and rewrites the system program in a flash memory 7 by a system program in the card device 20 in rewrite of the system program in the flash memory 7. - 特許庁

送信系回路１００における２系統の出力信号をそれぞれデジタル信号に変換するＡＤ変換器１１０と、変換後のデジタルデータに基づいて出力信号のゲインを比較する比較器１１３と、比較結果に基づいてゲインの大きい出力信号のゲインを抑えるゲイン設定レジスタ１０５、１０６と、を備える。例文帳に追加

A transmission circuit 100 is provided with: an analog/digital converter 110 for respectively converting two systems of output signals into digital signals; a comparator 113 for comparing the gains of the output signals on the basis of digital data after the conversion; and gain setting registers 105, 106 for suppressing the gain of the output signal having the larger gain on the basis of the result of comparison. - 特許庁

ディスプレイと、プロセッサおよび入出力ロジックを有するコンピュータシステムとを備え、ＤｉｓｐｌａｙＰｏｒｔ仕様に準拠している通信であって、プロセッサは、入出力ロジックを用いて、ディスプレイに、電力消費、画像レンダリング、および、レジスタ更新のうち少なくとも１つについてターゲットデバイスを制御する通信を形成し、送信するシステムを提供する。例文帳に追加

To provide a system including a display and a computer system having a processor and an input/output logic, wherein the processor forms a communication in compliance with a DisplayPort specification, the communication controlling a target device in at least one of power consumption, image rendering, and register updating, and transmits the communication to the display using the input/output logic. - 特許庁

キャッシュレジスタ端末２で精算された商品販売情報を、通信料金を発生させることなく、かつ店員のレジ業務での手間を省き、確実に顧客の携帯端末に電子データとして渡すことができる物品管理システム、及び、この物品管理システムから通信料金を発生することなく商品販売情報を得ることができる携帯端末。例文帳に追加

To provide an article control system in which commodity sale information settled at a cash register terminal 2 can be delivered to a portable terminal of a customer as electronic data without generating a communication fee, or requiring labor of a clerk at the cash register, and a portable terminal for obtaining commodity sale information from the article control system without generating the communication fee. - 特許庁

ループ命令検出器１０５がループ設定命令を検出した場合、命令コードから取り出した、命令アドレスのＮビットよりも小さいｍビットに制限された、ループ終端アドレスに対するループ先頭アドレスの相対アドレスを、スタックレジスタ１０３の最上位階層１０９に格納する。例文帳に追加

When a loop instruction detector 105 detects a loop setting instruction, a relative address of a loop head address to a loop end address, which is limited to m-bit smaller than N-bit of an instruction address fetched from an instruction code, is stored in a highest-order hierarchy 109 of the stack register 103. - 特許庁

予備充電回路を内部に備え、信号供給線に駆動能力の小さい予備充電電源から予備充電を行う場合に、シフトレジスタの段数を必要最小限に留めながら、信号供給線上において予備充電電位とビデオ信号とが衝突するといった事態の招来を確実に回避することのできる表示装置のドライバ回路を提供する。例文帳に追加

To provide a driver circuit of a display apparatus which is equipped with a precharging circuit inside and can securely avoid a case wherein a precharging potential conflicts with a video signal on a signal supply line while the number of stages of shift transistors is held necessarily irreducible when the signal supply line is precharged by a precharging power source having small driving capacity. - 特許庁

差分計算部６３は、データ保持レジスタ５０に一時記憶されたデータを、１まとまりとなる処理単位毎に、ＬＵＴ６１に保持される複数のパターン情報のそれぞれに基づいて読み出し、直前に読み出したデータとの差分を算出して、同じ差分が連続する場合が多いパターン情報を特定する。例文帳に追加

A difference calculator 63 reads out data temporary stored in a data storage register 50 at every processing unit to be one group on the basis of each of a plurality of items of pattern information stored in an LUT 61 and calculates the difference between the data read out at the last time to specify the pattern information frequently making the same differences continuous. - 特許庁

セルフリフレッシュタイミング発生器７１は、DRAMコントローラ１３の制御信号発生器１３ａよりメモリバンク５５に出力される読み出し信号の有無を検出し、所定時間内に読み出し信号が検出されない場合、リフレッシュ信号を発生し、リフレッシュ抑止レジスタ７２に出力する。例文帳に追加

A self-refresh timing generator 71 detects existence/absence of a read signal outputted from a control signal generating part 13a of a DRAM controller 13a to a memory bank 55, when the read signal is not detected in a prescribed time, the generator 7 generates a refresh signal, and outputs it to a refresh suppression register 72. - 特許庁

ＣＲ発振器１２の温度を示すＡ／Ｄ変換値とＣＲ発振回路８の逓倍数を決める逓倍数設定値ＦＭＵＬＲとを対応付けてＥＥＰＲＯＭ３に記憶し、Ａ／Ｄ変換値（検出温度Ｔ）に応じた逓倍数設定値ＦＭＵＬＲを読み出してＣＲ発振回路８のレジスタに設定する。例文帳に追加

An A/D conversion value indicating the temperature of a CR oscillator 12 and a multiplier setting value FMULR determining a multiplier of a CR oscillation circuit 8 are stored correspondingly in an EEPROM 3, The multiplier setting value FMULR corresponding to the A/D conversion value (detection temperature T) is read out and set to a register of the CR oscillation circuit 8. - 特許庁

そして、前記診断レジスタは、前記トリガ信号に応答して前記第１データを格納し、前記比較器は、前記リード信号に応答して前記第１データと前記第２データを読み込み、前記第１データと前記第２データを比較し、前記第１データと前記第２データが一致しない場合、異常信号を出力するタイマカウンタ装置を構成し、タイマカウンタ装置に異常が発生したことを把握する。例文帳に追加

The diagnosis register stores the first data in response to the trigger signal, the comparator reads the first data and second data in response to the read signal, compares the first data with the second data, and constitutes a timer counter outputting an abnormal signal when the first data does not coincide with the second data thus grasping occurrence of abnormality in the timer counter. - 特許庁

記録制御部１００が情報処理装置２００から記録制御コマンド及び記録データを受信可能な状態になると、ＵＳＢモジュール４２のコマンドレジスタに格納されている記録制御コマンド、及びＦＩＦＯに格納されている記録データが順次記録制御部１００へ転送されてＲＡＭ２２へ格納される。例文帳に追加

When the record control section 100 is in such a state as the record control command and recording data can be received from an information processor 200, the record control command stored in the command register of a USB module 42 and the recording data stored in FIFO are transferred sequentially to the record control section 100 and stored in an RAM 22. - 特許庁

サンプリング周波数ｆ１の入力信号をシフトレジスタ105に記憶し、サンプリング周波数ｆ１およびｆ２におけるサンプリング時刻をタイマ回路106で求め、高次の補間多項式による入力信号の補間値を補間回路107で算出し、サンプリング周波数ｆ２の信号として出力する。例文帳に追加

An input signal of a sampling frequency f1 is stored in a shift register 105, a timer circuit 106 calculates the sampling time in sampling frequencies f1. and f2, and an interpolation circuit 107 calculates the interpolation value of the input signal by a higher-order interpolation polynomial and outputs the interpolation value as a signal of the sampling frequency f2. - 特許庁

マイクロコンピュータチップ１０内部に、論理アドレスから物理アドレスへの変換を行うＭＭＵ（メモリマネージメントユニット）４と、バストレース機能やバスブレーク機能を有するＤＢＧ（デバックユニット）３とを有するデバック機能内蔵型マイクロコンピュータにおいて、ＭＭＵ４の変換機能のオン、オフを切り替える設定レジスタ３２を設ける。例文帳に追加

The debug function-incorporated microcomputer, which has in a microcomputer chip 10 an MMU (memory management unit) 4 for converting a logical address to a physical address and a DBG (debug unit) 3 with a bus tracing function and a bus breaking function, has a setting register 32 for switching on or off the conversion function of the MMU 4. - 特許庁

シーケンスコントローラ３０は、レジスタＦＩＳが送信された後に、総データ転送数を管理しないフリーラン転送を開始し、フリーラン転送の開始後にＳＡＴＡＩ／Ｆ５０がデバイス４から受信したＦＩＳが、総データ転送の終了を示すＦＩＳであると判断した場合に、フリーラン転送の終了処理を行う。例文帳に追加

The sequence controller 30 starts free-run transfer which does not control the total number of data transfer after transmitting the register FIS, and performs termination processing of free-run transfer when determining that the FIS received by the SATAI/F 50 from the device 4 after the start of free-run transfer is the FIS showing the termination of the total data transfer. - 特許庁

Ｆｌａｓｈ ＩＦ１０は、ＣＰＵコア３０からの命令フェッチのアドレスとＢＰモニタレジスタ１４の値とを比較し、アクセス先が保護対象ブロックであるときには、セレクタ処理部１３はＰｒｏｔｅｃｔ−ＲＡＭ１１からの読み出しを選択して、読み出した保護対象ブロックのプログラムをＣＰＵコア３０に出力する。例文帳に追加

A Flash IF 10 compares the address of an instruction fetch from the CPU core 30 with a value of the BP monitor register 14 and, if an access destination is the block to be protected, a selector process unit 13 selects a read from the Protect-Ram 11 and outputs the program of the read block to be protected to the CPU core 30. - 特許庁

この監視処理器３９における判定により、モードＳアドレスが重複していると判定されたとき、重複したモードＳアドレスの各応答に対応した各個別質問に、ＧＩＣＢレジスタ情報の送信要求を含むシーケンスを付加してロールコールを行うように制御するので、ロールコールによる監視が実現できる。例文帳に追加

The monitoring by the roll call is attained since controlled to conduct the roll call, by adding a sequence including a transmission request of GICB register information, to each individual query corresponding to the each response of the duplicated mode-S addresses, when the mode-S addresses are determined to be duplicated, based on the determination in the monitoring processor 39. - 特許庁

移動加入者と、自セル内にいる該移動加入者の信号の送受を制御する基地局制御装置と、複数の該基地局制御装置と接続される移動交換局と、前記移動加入者がホームゾーンサービスの加入者であるか否かのホームゾーン情報を格納するホームゾーンレジスタを有する。例文帳に追加

The wireless exchange system has a base station controller that controls a mobile subscriber and the transmission and reception of a signal of the mobile subscriber resident in own cell, a mobile exchange station connected to a plurality of base station controllers, and a home zone register that stores home zone information, denoting whether the mobile subscriber is a subscriber of the home zone service. - 特許庁

ＡＳＩＣを含むプリント回路基板の障害解析を、ＡＳＩＣの内部状態を解析することで行うＡＳＩＣ内部状態解析装置において、ＡＳＩＣの内部状態をスキャンオーダリストに準じ、またレジスタなどのまとまりある単位で表示する手段を設けることにより、ＡＳＩＣの内部状態の解析を効率良く行う。例文帳に追加

This ASIC internal state analyzer that analyzes the failure of a printed circuit board including the ASIC by analyzing the internal state of the ASIC, is provided with a means to indicate the internal state of the ASIC according to a scan order list, or at a united unit of a register or the like, thus efficiently analyzing the internal state of the ASIC. - 特許庁

画像処理部２２は、設定された縮小率に基づき制御部１０が算出した、１の画素を間引く各単位に含まれる画素数を、レジスタ３０に格納し、この画素数に基づき、ＣＯＤＥＣ１８から順次取得してメモリ３２に記憶してある画像データにおいて、間引くべき画素データを特定する。例文帳に追加

An image processing section 22 stores the number of pixels included in each unit for thinning pixels whose pixel is 1, calculated in a control section 10 on the basis of a set reduction rate, to a register 30 and particularizes the pixel data to be thinned among image data sequentially acquired from a CODEC 18 and stored in a memory 32 on the basis of the number of pixels. - 特許庁

ユーザはＯＤＤ７ａに電源供給を再開するように指示すると、ユーティリティ１３ｃはＳｙｓｔｅｍ ＢＩＯＳ１３ａに対して、ＯＤＤ７の状態をチェックするよう通知し（Ｓ１０３）、ＥＣ／ＫＢＣ２８内のレジスタ群からデバイス種類情報とデバイスへの電源供給状態情報をリードする（Ｓ１０４、Ｓ１０５）。例文帳に追加

When a user instructs an ODD 7a to restart power supply, utility 13c notifies a System BIOS 13a to check a state of the ODD 7 (S103) and reads device type information and power supply state information to the device from a register group in an EC/KBC 28 (S104, S105). - 特許庁

半導体試験装置１００は、ＤＵＴに対して処理を実行させて得られたデータを保存レジスタ１３５、１４５に記憶し、制御モジュール１４０内で監視ライン１２１を介したオープンコレクタ出力を一定期間ローレベルとし、マスタ制御モジュール１３０内でオープンコレクタ出力をローレベルとした時点で制御モジュール１４０内での制限を解除する。例文帳に追加

This semiconductor testing device 100 stores data acquired by executing processing to DUT in preservation registers 135, 145, keeps an open collector output through a monitoring line 121 at a low level in a control module 140 for a fixed period, and removes restriction in the control module 140 when the open collector output is set at the low level in a master control module 130. - 特許庁

動作レベル記述を受け付ける受付部２０、動作レベル記述を分割する分割部３０、分割された動作レベル記述のそれぞれについて入出力並びに演算のタイミングをスケジュールするスケジュール部４０、分割された動作レベル記述、及び、求めたタイミングに基づいて、レジスタ転送レベル記述を生成する生成部５０を備える。例文帳に追加

This device includes a receiving part 20 which receives a motion level description; a division part 30 which divides the motion level description; a schedule part 40 which schedules timings of input/output and operation for each of the divided motion level descriptions; and a generation part 50 which generates a register transfer level description based on the divided motion level descriptions and the determined timings. - 特許庁

利得制御部５は、ゼロクロス検出部４のゼロクロス検出信号もしくはデータ入力検出部８のデータ入力検出信号が来た時、またはタイマー７がタイムアウトした時に制御レジスタ３に記憶されているボリューム値指示データに基づいて増幅器６の利得を設定する。例文帳に追加

The gain control part 5 sets the gain of an amplifier 6 based on volume value instruction data stored in a control register 3 in accordance with the input of the zero-cross detection signal of the zero-cross detecting part 4 or the data input detection signal of the data input detecting part 8, or in accordance with the time-out of a timer 7. - 特許庁

チャンネル選択回路１６は、多チャンネル型センサ装置２２の複数の検出チャンネルのうちデータ収集演算回路１７に出力する選抜チャンネルの情報を記憶するチャンネル設定レジスタ１８を有し、選抜チャンネルの情報に基づいて選抜チャンネルのＡＤ変換データを順次データ収集演算回路１７に出力する。例文帳に追加

The channel selection circuit 16 has a channel setting register 18 for storing the data of the selection channel outputted to the data collecting operational circuit 17 of a plurality of the detection channels of the multichannel type sensor device 22 to successively output the A/D conversion data of the selection channel to the data collecting operational circuit 17 on the basis of the data of the selection channel. - 特許庁

フラッシュホールドレジスタ１４は、過去にフェイルが発生していないときにアサートされるスタックパス信号と、マッチ信号とを受け、パターンプログラムに記述される第１制御命令の実行サイクルにおいて生成される第１パターン制御信号に応じた一方を保持し、ホールドマッチ信号として出力する。例文帳に追加

A flash hold register 14 receives a stack pass signal that is asserted when a fail has not occurred in the past and a match signal; holds one of the signals corresponding to a first pattern control signal that is generated in an execution cycle of a first control instruction described in a pattern program; and outputs it as a hold match signal. - 特許庁

転送動作を制御できる機能を有する自己同期型転送制御回路３１１，３１２を用い、カウンタ３１４によってデータ保持レジスタ３１６から出力されるパケットコピー数を管理し、コピー要求パケットが示すコピー数とカウンタ３１４の計数値とを参照して比較器３１５によりパケットコピー動作の終了判定を行なう。例文帳に追加

By using self-synchronous transfer control circuits 311 and 312, the number of packet copies outputted from a data holding resistor 316 is controlled by a counter 314, and the number of copies indicated by a copy request packet and a counted value on the counter 314 are referred to so as to judge by a comparator 315 whether a packet copy operation is terminated or not. - 特許庁

演算ＡＳＩＣ１０は、スタックポインタ（ＳＰ）１３が示すスタック領域に、アクセス対象となる配列データまたは構造データの各項目をパラメータとしてプッシュ命令で予め格納しておき、これら各パラメータに従って、目的とするデータ要素アドレスを計算し、リザルトレジスタ（ＲＲ）１２に対してデータ要素のロード／ストアを実行する。例文帳に追加

An operation ASIC 10 stores the respective items of array data or structure data to be an access object in a stack area indicated by a stack pointer (SP) 13 as parameters by a push instruction beforehand, calculates a target data element address according to the respective parameters, and executes the loading/storage of the data element to a result register (RR) 12. - 特許庁

レジスタ１１には、入力サンプル周期Ｔ１と、出力サンプル周期Ｔ２と、１つの出力サンプルのデータを補間処理により求めるために用いるべき複数の入力サンプルを決定する基準となる基準時間幅ΔＴをＴ１で正規化した正規化基準時間幅ΔＴ／Ｔ１とが、設定される。例文帳に追加

In a register 11, an input sampling period T1, an output sampling period T2, and a normalization reference time width ΔT/T1 in which a reference time width ΔT serving as a reference for determining a plurality of input samples used for obtaining one output sample data by an interpolating process is normalized by T1, are established. - 特許庁