「レジスタ」に関連した英語例文の一覧と使い方(214ページ目) - Weblio英語例文検索

フィルタリングエンジン、フィルタリングエンジンと信号を送受信する複数個のレジスタ、前記フィルタリングエンジンと信号を送受信するパイプライン制御部、及びパイプライン制御部と信号を送受信するＦＳＭを備えることを特徴とするブロッキング効果を除去するために、ブロック変換処理されるピクセルデータブロックをフィルタリングするためのパイプラインデブロッキングフィルタである。例文帳に追加

The pipeline deblocking filter for filtering pixel data block to be subjected to block conversion processing for removing blocking effect is provided with a filtering engine, two or more registers which transmit and receive signals to and from the filtering engine, a pipeline controller which transmit and receives signals to and from the filtering engine and an FSM which transmits and receives signals to and from the pipeline controller. - 特許庁

シミュレーション対象の各マイコンのＲＯＭとＲＡＭが記憶されたメモリ１１，１２と、レジスタ内容が記憶されたメモリ４１，４２をターゲットＭＰＸ２８によって切り換え、同一の命令セットシミュレータＩＳ１上で実行することにより、複数マイコンで構成されたシステムについて同一のシミュレーション装置内でシミュレーションを行う。例文帳に追加

A target MPX 28 performs switching between memories 11 and 12 each storing an ROM and an RAM of each of the microcomputer as simulation targets and memories 41 and 42 storing register contents, and simulation is carried out on the same instruction set simulator IS1, so that simulation is carried out in the same simulation device about the system including a plurality of microcomputers. - 特許庁

ＳＤＲＡＭモジュールＭＭＤを、外部からの命令を実行するか否かを選択するマクロ選択回路ＭＳＥ０〜３と、このマクロ選択回路が選択する命令を外部よりプログラムできるようにマクロ選択回路内に設けたオペレーションレジスタと、マクロ選択回路からの指示を受けて動作するＳＤＲＡＭ１０〜１３により構成する。例文帳に追加

An SDRAM (static and dynamic random access memory) module MMD is constituted of macro selection circuits MSE0 to 3 to select whether or not instructions from the outside is carried out, operation registers provided in the macro selection circuits so that the instructions selected by the macro selection circuits are programmed from the outside and SDRAMs 10 to 13 to be operated by receiving instructions from the macro selection circuits. - 特許庁

ＣＰＵとプログラムメモリとを搭載する半導体集積回路に関し、プログラムメモリを改良し、プログラムを格納した読出し専用メモリ領域の変更を行う必要がなく、かつ、命令レジスタからの命令アドレスの中から修正すべき命令のアドレスを検出する機構を設けることなく、プログラムの修正を容易に行うことができるようにする。例文帳に追加

To facilitate the correction of a program without needing a change of a memory area exclusive for reading which stores a program, or providing a mechanism for detecting the address of an instruction to be corrected from instruction addresses from an instruction register in a semiconductor integrated circuit mounted with a CPU and a program memory by improving the program memory. - 特許庁

給油装置１１は、灯油のセルフサービス給油を行う給油システムであり、給油エリアに設置された計量機１２と、計量機１２の近傍に設置されたカードリーダボックス１４と、受付１６に設置されたオートレジスタ１８と、プリペイドカードを発券する券売機２０とから構成されている。例文帳に追加

An oil feeding apparatus 11 is an oil feeding system which performs self-service oil feeding of kerosene and comprises a metering machine 12 arranged in an oil feeding area, a card reader box 14 arranged in the neighborhood of the metering machine 12, an autoregister 18 arranged in a reception area 16 and a card selling machine 20 for selling a prepaid card. - 特許庁

通信チャネル（２０６）を介して送信されるディジタル・シンボルを等化するための適応送信等化器は、少なくとも１つのフィルタ係数を記憶するためのレジスタ（２０５）を備えた送信フィルタ（２０４）と、前記通信チャネルを介して受信したディジタル・シンボルに基づいて性能計量値（３０９）を生成する同調エンジン（２１０）とを備える。例文帳に追加

The adaptive transmit equalizer for equalizing digital symbols transmitted over a communications channel(206) has a transmit filter equipped with a register(210) for storing at least one filter coefficient(204) and a synchronization engine(210) which generates performance metric values(309) based on the digital symbols received through the communications channel. - 特許庁

ＤＳＰ５１から、シリアルクロック信号ＳＣＫ及びワードシンク信号ＷＳが、各ＡＳＩＣ５２におけるすべてのＡ／Ｄ変換器５３、シフトレジスタ５４及びラッチ回路５５に個々に供給され、これらの信号に同期して、Ａ／Ｄ値のパラレル入力及びＰＷＭ値のパラレル出力、さらには、これらのデータの転送がなされる。例文帳に追加

The DSP 51 supplies a serial clock signal SCK and and a word synchronizing signal WS to all A/D converters 53, shift registers 54, and latch circuits 55 of the respective ASICs 52 individually, and parallel inputs of A/D values and parallel outputs of PWM values, and further data of them are transferred in synchronism with those signals. - 特許庁

表示装置１０は、ＰＯＳレジスタ２からレシート印刷データ３１を受信するとレシート印刷データ３１をメモリ１３に記憶し、その情報をディスプレイ１４に表示し、第１のボタン３２ａが操作されるとメモリ１３に記憶されたレシート印刷データ３１をプリンタ２０に送信する。例文帳に追加

The display device 10 stores receipt print data 31 in a memory 13 in response to reception of the receipt print data 31 from the POS register 2, displays the information on a display 14, and transmits the receipt print data 31 stored in the memory 13 to the printer 20 in response to operation on a first button 32a. - 特許庁

ＬＥＤ３０２ａ〜３０２ｘはＬＥＤ制御部３０３、ＦＥＴ２０７ａ〜２０７ｃ、スキャンレジスタ部２０２、及びＣＰＵ部２０６によって、ＬＥＤ３０２ａ〜３０２ｘのうち、携帯電話機等の携帯端末機器の処理モード（メールの閲覧等）が必要とする（又は要求する）キーに対応するＬＥＤのみが点灯するように制御される。例文帳に追加

The LEDs 302a to 302x are controlled by an LED control unit 303, FETs 207a to 207c, a scan register 202 and a CPU 206 so that only the LEDs for the keys necessitated or required by a processing mode, such as email reading, of a portable terminal device such as a portable telephone may be turned on. - 特許庁

１４段のシフトレジスタ１０１の各段Ｒ_0〜Ｒ_13で順次シフト方向にビットシフトされた各出力ビットは、フィードバックビットセレクタ１０２において、ディスクの位置情報に基づくスクランブル番号に対応する所定の原始多項式により生成されるＭ系列を選択テーブルから選び出す。例文帳に追加

Each of output bits which are successively bit-shifted in the shift direction in individual stages R0 to R13 of a 14-stage shift register 101 selects an M sequence, which is generated by a prescribed primitive polynomial corresponding to a scramble number based on position information of a disk, from a selection table in a feedback bit selector 102. - 特許庁

中央演算処理装置２によって制御されるデジタルデータ処理回路１において、自己診断プログラムΩを実行し、デジタル・シグナル・プロセッサＤＳＰ５のレジスタ５１のリセット直後のデフォルト設定値を読出し、この読出し値とデフォルト値を比較して、この素子が正常に動作するか否かの自己診断をする。例文帳に追加

In a digital data processing circuit 1 which is controlled by a central processing unit 2, a self-diagnostic program Ω is executed to read default set value just after the resetting of a register 51 of a digital signal processor DSP 5, and the read value is compared with default value to self- diagnose whether or not this element operates normally. - 特許庁

キャリフラグとビット演算命令を行うビットの位置を固定としても、情報ビット列を格納するレジスタを事前にシフト演算をする必要がない簡単な構成のプロセッサ、および、処理量を削減しプログラムサイズを大幅に縮小することが可能な巡回符号化処理方法を提供すること。例文帳に追加

To provide a processor having simple constitution eliminating the necessity of previously executing the shift operation of a register storing information bit strings even when a carry flag and the position of a bit for executing bit operation instruction and to provide also a cyclic encoding processing method capable of reducing processing quantity and sharply reducing a program size. - 特許庁

そして、電子マネー管理端末が、自端末に記憶している電子マネーの金額から決済開始要求情報に含まれる合計金額を差引き、電子レジスタへ決済完了を通知し、また決済開始要求情報に含まれる前記購入明細情報を購入明細データベースへ登録する。例文帳に追加

The electronic money management terminal subtracts the total amount included in the information of the request for commencement of the settlement from the amount of the electronic money stored in itself, informs the electronic register of the completion of the settlement, and registers the purchase detail information included in the information of a request for commencement of the settlement to a purchase detail database. - 特許庁

また、ＣＰＵ１１は、情報処理装置１が所定の退避条件を満たしていれば、レジスタ１１０に記憶されている記憶内容の複製を計算実行領域に記憶させてから、この計算実行領域を退避領域として特定するとともに、当該退避領域以外の領域を主領域として特定する退避処理を行う。例文帳に追加

Also, the CPU 11 stores the duplicate of storage contents stored in the register 110 into a calculation execution area, and subsequently performs retraction processing which specifies the calculation execution area as a retraction area and also specifies an area other than the retraction area as a main area if the information processor 1 satisfies a predetermined retraction condition. - 特許庁

それにより、所望とする周波数範囲内であると共に許容されるデバイス数を超えない限り、周波数の高低によらず且つデバイス搭載数によらず、レジスタ内部におけるラッチ動作に関し、ＤＬＬによって生成された内部クロック信号ｉｎｔＣＬＫに対して十分なセットアップタイム及びホールドタイムを確保することができる。例文帳に追加

Thus, sufficient setup time and hold time are secured to an internal clock signal intCLK generated by DLL(Delay Locked Loop) regarding a latch operation inside the register without depending high/low of frequency and the number of mounted devices if the frequency is within the desired range and unless the permitted number of devices is exceeded. - 特許庁

表示制御部では、所定の時間間隔でＬＣＤコントローラのレジスタから、実際にＬＣＤに表示している表示データを読込み、この表示データとメモリに格納している初期設定データ及び表示データと比較することにより、ＬＣＤに表示エラーが発生しているか否かを判断する（ステップ２００〜２１０）。例文帳に追加

In a display control section, the display data actually displayed on an LCD are read from a register of an LCD controller at prescribed time intervals, and the display data and the initial set data and display data stored in a memory are compared and whether the display error occurs in the LCD or not is judged (steps 200 to 210). - 特許庁

複数の画素で構成され、光を基に信号電荷を生成するためのフォトダイオード列と、フォトダイオード列で生成された信号電荷を転送する電荷転送レジスタと、フォトダイオード列において隣接するＭ画素の電荷を混合することによって読み取り解像度を可変する解像度可変手段とを有するラインイメージセンサが提供される。例文帳に追加

The line image sensor has a photodiode array which is constituted of a plurality of pixels and generates signal electric charges on the basis of the light, a charge transfer register for transferring the signal electric charges generated by the photodiode array, and a resolution varying means which mixes electric charges of M pixels adjacent in the photodiode array to vary the read resolution. - 特許庁

垂直シフトレジスタ部４０ａ，４０ｂは、ビニング制御信号Ｖｂｉｎ_１及びＶｂｉｎ_２が有意値となるタイミングを制御することにより、上記２本の行選択用配線Ｌ_Ｖを逐次選択する通常動作モードと、上記２本の行選択用配線Ｌ_Ｖを同時に選択するビニング動作モードとを実現する。例文帳に追加

The vertical shift register parts 40a and 40b realize a normal operation mode for sequentially selecting the two row selecting wirings L_V and a binning operation mode for simultaneously selecting the two row selecting wirings L_V, by controlling such timing as the binning control signals Vbin_1 and Vbin_2 come to be significant values. - 特許庁

ＧＰＳ受信機において行われる受信信号中の拡散コードと内部コードとの同期の確立は、シフトレジスタを用いて、拡散コードと内部コードとの相関を求めるコード相関処理を、内部コードを１チップ分ずつシフトしながら逐次実行し、ピークを検出することに基づいて行われる。例文帳に追加

The establishment of synchronization of a spreading code with an internal code in a received signal performed in a GPS receiver is performed on the basis of detecting a peak by using a shift register to sequentially execute a code correlation processing for calculating a correlation between the spreading code and the internal code while shifting the internal code by one chip at a time. - 特許庁

フォーマット変換処理部３は、入力データＩＤを格納可能な第１入力バッファ１０と、出力データＯＤを格納可能な出力バッファ１４と、第１入力バッファ１０と出力バッファ１４との間に接続された変換処理部１２と、変換処理部１２が参照可能なレジスタ１３とを備える。例文帳に追加

A format conversion processing part 3 is provided with a first input buffer 10 for storing input data ID: an output buffer 14 for storing output data OD; a conversion processing part 12 connected between the first input buffer 10 and the output buffer 14; and a register 13 which can be referred by the conversion processing part 12. - 特許庁

この生成された回路について、メモリアクセスを含む複数の組み合わせロジック部分によりメモリへのアクセスに衝突が生じた場合、衝突が生じた複数の組み合わせロジック部分を、その複数の組み合わせロジック部分に対応して設定されたサイズのシフトレジスタを介してメモリにアクセスさせる。例文帳に追加

For the generated circuit, when collision occurs in access to a memory by the plurality of combined logic parts including memory access, the plurality of combined logic parts in which the collision occurs are made to access the memory via a shift register with the size set corresponding to the plurality of combined logic parts. - 特許庁

したがって、ターゲットアドレスレジスタ２１ａにデバッグを行ないたいサブルーチンの開始アドレスを設定しておけば、ＣＰＵ１がそのサブルーチンを実行するときに、トレースモードがフルトレースモードに変更されて、ソフトウェアのデバッグにおいて重要となるトレース情報が失われるのを防止することが可能となる。例文帳に追加

Accordingly, by setting the starting address of a sub-routine to be debugged in the target address resistor 21a, the trace mode is changed to the full-trace mode when the CPU 1 executes the sub-routine, and the loss of trace information importance for debugging of software can be prevented. - 特許庁

このため、システムＬＳＩの動作検証に必要とされるレジスタやメモリに対するスキャン・パスの定義情報を入力することにより、システムＬＳＩ全体の動作検証用のスキャン・パスを構築することができ、これらのスキャン・パスを介してシステムＬＳＩ全体の実機テストを行うことができる（＃１３）。例文帳に追加

Thus, a scan path for operation verification of the entire system LSI is constructed by inputting the definition information on the scan path to a register and a memory to be required for the operation verification of the system LSI, and the production test of the entire system LSI is performed via the scan paths (#13). - 特許庁

上記外部のプロセッサが、接続されたカードとデータの入出力を行なう際に、１６ビットＰＣカードが接続されたという事象を示すレジスタ・ビットがセットされたことを検知したならば、接続されたカードの情報として、上記のカード情報部に記録されるデータを、上記の外部のプロセッサに読み出させる。例文帳に追加

The data recorded in the card information part is read out by the external processor as the information of the connected card, when the setting of the register bit indicating the event that the 16-bit PC card is connected, is detected, when the external processor inputs and outputs the data with the connected card. - 特許庁

出力構成要素では、入力マルチプレクサ２０２の出力は、サイクル・カウンタ２００でクロック駆動され、プログラム可能制御レジスタ２０１のビットを通してステップしかつ２つのＤフリップフロップ２０３と２０４のＤ入力に接続され、それらのＱ出力を、それぞれ、クロックの正エッジ、負エッジで遷移させる。例文帳に追加

In the output component, the output from a input multiplexer 202 is clock driven by a cycle counter 200, stepped through the bit of a programmable control register 201, and connected with the D inputs of two D flip-flops 203 and 204 to transit their Q outputs with the positive and negative edges of a clock. - 特許庁

携帯端末１２０の利用者が商品を購入した場合に、その商品購入に対応する電子化されたレシート情報を、レジスタ１０から携帯端末１２０又はレシート情報蓄積装置１３０を介して、あるいは携帯端末１２０とレシート情報蓄積装置１３０の双方を介して、レシート情報管理端末１４０へ送信する。例文帳に追加

When a use of a portable terminal 120 purchases merchandise, computerized receipt information corresponding to the merchandise purchase is transmitted to a receipt information managing terminal 140 from a resister 10 through the portable terminal 120 or a receipt information accumulating device 130 or through both of the portable terminal 120 and the receipt information accumulating device 130. - 特許庁

１６ビット乱数更新回路１０１ｓは、発振回路１０１ｈから出力されるクロック信号の立ち上がりを検出すると、シフトレジスタにある１６ビットのデータを１ずつシフトさせるとともに、複数の上位ビットにあるデータから排他的論理和を演算し、排他的論理和のデータを下位ビットにフィードバックさせる。例文帳に追加

When detecting rising of a clock signal output from an oscillation circuit 101h, a 16-bit random number updating circuit 101s shifts 16-bit data in a shift register by 1, and calculates exclusive disjunction from data of most significant bits, and feeds back the exclusive disjunction data to least significant bits. - 特許庁

エリア構築部２ｂは、情報処理機器２０がＰＣカード１を参照する場合、ＰＣカード機能制御部３とＰＨＳカード機能制御部４のメモリ空間の両方を参照できるように、多機能アダプタ部２内でグローバルカード属性情報及びグローバルレジスタを構築し、アドレスを制御する。例文帳に追加

When the information processing unit 20 refers to the PC card 1, the area construction part 2b constructs global card attribute information and a global register in the multifunction adapter part 2 and controls addresses so that it can refer to memory spaces of the PC card function control part 3 and a PHS card function control part 4 . - 特許庁

移動体ネットワークのホーム・ロケーション・レジスタ（ＨＬＲ）またはインターネット・プロトコル・ネットワークのホーム・サブスクライバ・サーバ（ＨＳＳ）などのロケーション・サーバにロケーション問い合わせが行われ、そこに、スパム・メッセージの発信源と考えられることでブラック・リストに掲載されている発信源のテーブルが格納される。例文帳に追加

Location inquiry is made to the location server such as the home location register(HLR) of the mobile network or the home subscriber server(HSS) of an Internet Protocol network, and the table of the transmission sources have been black listed since they are considered as the transmission source of the spam message is stored there. - 特許庁

リード／ライト処理部１８２は、ホスト装置２によってレジスタ１８１に書き込まれるリード／ライトコマンドに従って、ホスト装置２から送信されるライトデータをディスク媒体１１に書き込むライト動作、またはディスク媒体１１からデータを読み出すリード動作を含むリード／ライト制御処理を実行する。例文帳に追加

A read/write processing section 182 executes read/write control processing including write operation to write data transmitted from a host device 2 to a disk medium 11, or read operation to read data from the disk medium 11 according to read/write command written in a register 181 by the host device 2. - 特許庁

電気光学パネルを駆動するための表示ドライバ１０は、コマンドデータをデコードする複数のコマンドデコーダ５１４と、前記コマンドデータに続くパラメータデータを格納する複数のパラメータレジスタ３０と、前記パラメータデータのデータ長が所与のデータ長と一致するか否かを判定する判定回路５１６と、を含む。例文帳に追加

The display driver 10 for driving an electrooptical panel includes a plurality of command decoders 514 for decoding command data, a plurality of parameter registers 30 for storing parameter data sequent to the command data, and a decision circuit 516 for determining whether the data length of the parameter data matches a given data length. - 特許庁

第１のロード命令がキャッシュ・ミスを招き、システム・メモリ階層からロード・データを検索し始めると、同じロード・データをアドレスする第２のロード命令が、第１のロード命令にマージされて、システム・メモリ階層から戻されたデータが第１と第２のロード命令の両方と関連づけられたレジスタ・ファイルに送られる。例文帳に追加

In the case of coincidence, a request to the cache line is sent to the downstream of a system memory and the data are retrieved from that system memory. - 特許庁

ＡＣＵ１３２は、特権プロセスによってコントロール／ステータスレジスタ１３１に設定されるアクセス制御情報に基づいてＤＭＡＣ１３３によるＤＭＡ転送の実行を制限し、ユーザプロセスがアクセス可能なメモリ領域以外の他のメモリ領域がＤＭＡＣ１３３によってアクセスされることを禁止する。例文帳に追加

The ACU 132 restricts the execution of DMA transfer by the DMAC 133 based on access control information set to a control/status register 131 by a privilege process to prohibit the access to memory areas other than a memory area to which the user process is accessible by the DMAC 133. - 特許庁

本発明のシフトレジスタ回路１は、直列に接続され、パルス信号ＳＴを順次転送する複数のラッチ回路ＬＡＴＡ、ＬＡＴＢと、クロック信号ＣＬＫを伝達するクロック線ＣＬＫＬと、前記クロック線ＣＬＫＬと前記複数のラッチ回路ＬＡＴＡ、ＬＡＴＢとを電気的に接続または非接続する複数のスイッチ回路ＡＳＷとを備えている。例文帳に追加

This shift register circuit 1 is equipped with latch circuits LATA and LATB which are connected in series and transfer pulse signals ST in order, a clock line CLKL which transmits a clock signal CLK and switch circuits ASW which electrically connect and disconnect the clock line CLKL and latch circuits LATA and LATB. - 特許庁

ある一チップにプロトコル変換システムが内蔵され、前記プロトコル変換システムは外部マスタチップの固有インタフェース信号からプロトコル変換システムが内蔵されたスレイブチップの資源を利用することができる各種の環境レジスタ値、スレイブチップの資源にアクセスするためのアドレス及びスレイブチップのバス制御のための各種の制御信号を生成する。例文帳に追加

A protocol conversion system incorporated in a certain chip generates various environmental register values by which the resources of the slave chip including the protocol conversion system can be utilized from the inherent interface signal of an external master chip and various control signals for controlling addresses for accessing the resources of the slave chip and the bus of the slave chip. - 特許庁

ルータは、レジスタの設定値で指定される所定期間に一群の前記第１回路モジュールから転送要求がないとき、新たに前記一群の第１回路モジュールから転送要求があるまで、当該一群の第１回路モジュールからの転送要求を処理する回路部分の同期クロック信号を停止する。例文帳に追加

When no transfer request is made from a group of first circuit modules in a prescribed period designated by the set value of the register, the router stops the synchronizing clock signal of the circuit section which processes the transfer request from the group of first circuit modules until the transfer request is newly made from the group of first circuit modules. - 特許庁

外部装置としてのＣＰＵからから遅延値をレジスタ１５３に任意に設定し、この外部から設定される遅延値に基づいて遅延回路１５４，１５５，１５６の遅延時間を調整可能に構成し、入力データの入力タイミング、および出力データの出力タイミングが適宜調整するように構成する。例文帳に追加

A delay value is arbitrarily set to a register 153 from a CPU as an external device, the delay time of delay circuits 154, 155 and 156 is made adjustable based on the delay value set from the outside and the input timing of input data and the output timing of output data are appropriately adjusted. - 特許庁

ＣＰＵ１はシステムの起動時又はリセットされたときにウォッチドッグタイマー２内のレジスタ７に保持されたクリアパターンを読み出すことによりシステムからのリセットか実行するプログラムの暴走によるリセットかを判定し、暴走したタスクを再起動させないようにシステムの起動処理を行う。例文帳に追加

When the system is rebooted or is reset, a CPU 1 reads out a clear pattern held in a register 7 in a watchdog timer 2 to determine whether it is reset from the system or is reset due to runaway of an executed program and boots the system so as to avoid rebooting of this task. - 特許庁

抽象化パラメータを反映させる抽象化実行部１０９として、シミュレーションにおいて不要と判断されたレジスタと入出力ポートの自動削除処理機能を備えることにより、シミュレーションにおいては不要なコードや冗長な機能の生成を回避し、シミュレーションの高速化を実現する。例文帳に追加

An abstraction execution part 109 for reflecting an abstracting parameter is provided with an automatic deletion processing function for automatically deleting registers and I/O ports decided as unnecessary parts for simulation, so that the generation of codes unnecessary for simulation and redundant functions can be evaded and the speedup of simulation can be realized. - 特許庁

本発明は、ソースプログラムをベクトル化する際にグローバル化を行うコンパイラおよび記録媒体に関し、コンパイル時に多重ループのループがベクトル化された場合に、そのループ内のベクトル長が変化などしてもベクトルレジスタのグローバル化を行い、実行効率の向上を図ることを目的とする。例文帳に追加

To attain improvement in execution efficiency by globalizing a vector register in spite of a change in a vector length inside a certain loop of multiple loops even when that loop is vectorized concerning a compiler and a recording medium for performing globalization in the case of vectorizing a source program. - 特許庁

ソフトウェアブレークポイントを解除せずに、被置換命令が設定されているエミュレーション命令レジスタから命令をフェッチしてステップ実行させて、プログラムを実行することにより、他のコアプロセッサの命令実行を停止しないので、システム全体のプログラム実行の性能が低下しない。例文帳に追加

Since the instruction execution of the other coreprocessor is not stopped by fetching an instruction from the emulation instruction register with the instruction to be replaced set to perform step execution performed without releasing the software break point and implementing the program, the performance of the program implementation of the entire system is not deteriorated. - 特許庁

パケット通信のネットワーク１０５に対するネットワークインターフェイス１０１が第１のデータバッファ１０１Ｂおよびバス１０３を介してマイクロプロセッサ１００に接続され、暗復号・メッセージ認証に使用する制御レジスタ１０２Ｃおよび第２のデータバッファ１０２Ｂがバス１０３を介してマイクロプロセッサ１００に接続される。例文帳に追加

A network interface 101 to a network 105 of packet communication is connected with the microprocessor 100 via a first data buffer 101B and a bus 103, and a control register 102C and a second data buffer 102B to be used for encryption, decryption and message authentication are connected with the microprocessor 100 via the bus 103. - 特許庁

マルチチップパッケージを構成する半導体メモリチップは、セルアレイと、消去するセクタ情報を有するレジスタと、マルチチップで同時にアドレスクロック信号を発生するようにするアドレスクロックドライバと、アドレスを順次に発生するカウンタと、該当セクタに対する消去動作を実行するコアドライバと、これら構成要素を制御する制御回路とを含む。例文帳に追加

The semiconductor memory chip constituting the multi-chip package comprises a cell array, a register having sector information to be erased, an address clock driver generating simultaneously an address clock signal in multi-chip respectively, a counter generating successively addresses, a core driver performing erasing operation for the sector, and a control circuit controlling these components. - 特許庁

データ処理オペレーションの系列を表現するベクトル命令を復号する命令復号器（４００）、系列実行のための複数のパイプライン段を含む実行ユニット（４３０）、例外オペレーションに関連し、系列のどのデータ処理オペレーションが例外オペレーションと判定されたかを示す例外属性を記憶する例外レジスタ（４２０）を設ける。例文帳に追加

The system is provided with an instruction decoder 400 for decoding a vector instruction expressing a data processing operation sequence, an execution unit 430 including plural pipeline steps for executing the sequence and an exceptional register 420 for storing an exception attribute indicating which data processing operation in the sequence is decided as an exceptional operation. - 特許庁

使用時には、プロセッサは、他のパーティションが、少なくとも１つのレジスタによって画定された少なくとも１つのアクセス可能なアドレス領域にアクセスすることを許可するように設定され、かつ、他のパーティションが、少なくとも１つのアクセス可能なアドレス領域以外のアドレス領域にアクセスすることを拒否するように設定される。例文帳に追加

In use, the processor is set so as to permit the access of the other partition to at least one accessible address area partitioned by at least one register, and to reject the access of the other partitions to address areas, other than at least the one accessible address area. - 特許庁