「BL are」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

In reading out of data, a selected memory cell MC and a comparison cell MC# are connected to data lines DIO and/DIO respectively through bit lines BL and/BL.例文帳に追加

データ読出時において、選択されたメモリセルＭＣおよび比較セルＭＣ＃は、ビット線ＢＬおよび／ＢＬを介して、データ線ＤＩＯおよび／ＤＩＯとそれぞれ接続される。 - 特許庁

At intersections of the bit lines BL and the word lines WL, memory cells MC each constituted of a diode and fuse connected in parallel between the bit lines BL and the word lines WL are arranged.例文帳に追加

ビット線ＢＬとワード線ＷＬの交差する部分に、ビット線ＢＬとワード線ＷＬの間に並列接続されたダイオード及びヒューズから構成されるメモリセルＭＣが配置される。 - 特許庁

Complementary second global bit lines (GBL, /GBL) for transmitting the data of a memory cell MC, read out through complementary bit lines (BL, /BL), are disposed above a memory cell array (BLock).例文帳に追加

相補性ビット線（ＢＬ、／ＢＬ）を通じて読み出されたメモリセルＭＣのデータを伝達する相補性第２グローバルビット線（ＧＢＬ、／ＧＢＬ）をメモリセルアレイ（ＢＬｏｃｋ）の上部に配置する。 - 特許庁

CPU bit line CPU-BL and RGB bit line RGB-BL are connected with a node N0 via N-type MOS transistors 154, 156, respectively.例文帳に追加

ノードＮ０にはＮ型ＭＯＳトランジスタ１５４、１５６を介してＣＰＵビットラインＣＰＵ−ＢＬ、ＲＧＢビットラインＲＧＢ−ＢＬと接続される。 - 特許庁

A bit line control circuit (4) controls, at an activated state, the electrical potential of the second bit line (/BL) to the third electrical potential after electrical charges are transmitted to the first bit line (BL) selected.例文帳に追加

ビット線制御回路(4)は、活性状態において、選択された第１ビット線(PL)に電荷が転送された後、第２ビット線(/PL)の電位を第３電位に制御する。 - 特許庁

When charging a low voltage battery BL, field-effect transistors Q1-Q3 are turned on to supply the output power of the generator ACG to the battery BL.例文帳に追加

低電圧系のバッテリＢＬを充電する場合、電界効果トランジスタＱ１〜Ｑ３をオンさせて発電機ＡＣＧの出力をバッテリＢＬに振り分ける。 - 特許庁

A plurality wirings SHD for protecting bit lines are formed on the upper layer of the bit lines BL, and each of the bit lines BL and each of the wirings SHD for protecting the bit lines include regions superimposed in plan view.例文帳に追加

複数のビット線ＢＬの上層には複数のビット線保護用配線ＳＨＤが形成され、複数のビット線ＢＬの各々と複数のビット線保護用配線ＳＨＤの各々とは平面視で重なる領域を含む。 - 特許庁

When charging a low voltage battery BL, field-effect transistors Q1-Q3 are turned on to supply the output power of the generator ACG to the battery BL through rectifiers D1-D3.例文帳に追加

低電圧系のバッテリＢＬを充電する場合、電界効果トランジスタＱ１〜Ｑ３をオンさせ、整流器Ｄ１〜Ｄ３を介して発電機ＡＣＧの出力をバッテリＢＬに振り分ける。 - 特許庁

Main bodies J1, J2 of differential input sense transistors N1, N2 using SOI technique are connected to respective gates of differential data input BL, BL-B, and pre-charge transistors P1, P2.例文帳に追加

ＳＯＩ技術を用いた差動入力センス・トランジスタＮ１、Ｎ２の本体（ボディ）Ｊ１、Ｊ２が差動データ入力ＢＬ、ＢＬ＿Ｂ、それぞれのゲート、およびプリ・チャージ・トランジスタＰ１、Ｐ２に接続される。 - 特許庁

In data writing, data write currents ±Iw to be supplied to a bit line pair BLP are supplied as reciprocating currents flowing in different directions in bit lines BL and /BL, respectively in a selected memory cell column.例文帳に追加

データ書込時において、ビット線対ＢＬＰに供給されるデータ書込電流±Ｉｗは、選択されたメモリセル列において、ビット線ＢＬおよび／ＢＬをそれぞれ異なる方向に流れる往復電流として供給される。 - 特許庁

One side terminal of the variable resistors R are connected to the bit lines BL and the other terminals are connected to the switches T.例文帳に追加

可変抵抗器Ｒの一方の端子がビット線ＢＬに接続され、他方の端子がスイッチＴに接続されている。 - 特許庁

Thereby, electric charges of same quantity are injected to the bit lines BL, ZBL, potentials of the bit lines are shifted to the same potential from the Vss level.例文帳に追加

これにより、ビット線ＢＬ，ＺＢＬには同量の電荷が注入され、Ｖｓｓレベルから同電位にシフトする。 - 特許庁

For example, property of transistors included in the memory cell 1 and the dummy memory cell 1a are made different each other, property of write-amplifiers are made different, and loads of a pair of bit lines (BL, /BL) and a pair of dummy bit lines (DBL, /DBL) are made different.例文帳に追加

例えば、メモリセル１とダミーメモリセル１ａに含まれるトランジスタの特性を互いに異ならせたり、ライトアンプの特性を異ならせたり、ビット線対｛ＢＬ、／ＢＬ｝とダミービット線対｛ＤＢＬ、／ＤＢＬ｝の負荷を異ならせたりする。 - 特許庁

This encoder 10 separates image data BL into first half blocks DBa and second half blocks DBb which are a plurality of data blocks.例文帳に追加

本発明のエンコーダ１０は、画像データＢＬを複数のデータブロックである前半ブロックＤＢａ及び後半ブロックＤＢｂに分離する。 - 特許庁

First and second dummy bit lines DBL1, DBL2 having double wiring loads corresponding to bit lines BL are provided.例文帳に追加

ビット線ＢＬに対応して、２倍の配線負荷を持つ第１及び第２のダミービット線ＤＢＬ１，ＤＢＬ２を設ける。 - 特許庁

Web strand (Bl and Br) are opened as wide as a given amount (X) parallel by coiling onto diverting means (5l, 6l, 5r and 6r).例文帳に追加

ウェブストランド（Ｂｌ，Ｂｒ）は、逸らせ手段（５ｌ，６ｌ，５ｒ，６ｒ）に巻き付くことによって所定の拡開量（Ｘ）だけ互いに平行に拡開させる。 - 特許庁

Extending directions of the bit lines BL in each of the MTJ memory cell arrays 10a-10f are the same direction on the system LSI 100.例文帳に追加

ＭＴＪメモリセルアレイ１０ａ〜１０ｆのそれぞれにおけるビット線ＢＬの延在方向は、システムＬＳＩ１００上で同一方向である。 - 特許庁

MONOS memory cells TR1-TR4 are provided in series between a bit line BL and a ground potential GND of a silicon substrate.例文帳に追加

ＭＯＮＯＳメモリセルＴＲ１〜ＴＲ４は、ビット線ＢＬとシリコン基板の接地電位ＧＮＤ間に直列して設けられている。 - 特許庁

TMR-memory cells 1 to 4 and 5 to 8 are interposed between a bit line BL and word lines WL1 and WL2, respectively.例文帳に追加

ビット線ＢＬとワード線ＷＬ１，ＷＬ２との間に、それぞれＴＭＲ−メモリセル１〜４，５〜８がある。 - 特許庁

A sense amplifier SA connected to a bit line BL to which data of the memory cell MC are read out is constituted by using an operation amplifier OP.例文帳に追加

メモリセルＭＣのデータが読み出されるビット線ＢＬに接続されるセンスアンプＳＡは、オペアンプＯＰを用いて構成される。 - 特許庁

The guide pawls BL, BR are abutted against the conductor from both sides in the row changing direction on the rear side in the progressive direction of the conductor to the row changing section.例文帳に追加

ガイド爪ＢＬ，ＢＲは、列替部に対して導線の進行方向後側にて、列替方向の両側から導線に当接する。 - 特許庁

Also, by setting a test mode, adjacent bit lines /BL are connected each other through a switch circuit 20j including an inverter 22j.例文帳に追加

また、試験モードの設定により、隣接するビット線／ＢＬ同士がインバータ２２_ｊを含むスイッチ回路２０_ｊを介して接続される。 - 特許庁

Memory cells M of (m×n) pieces are allocated to corresponding control lines CL and corresponding bit lines BL respectively.例文帳に追加

（ｍ×ｎ）個のメモリセルＭはそれぞれが対応する制御ラインＣＬおよび対応するビットラインＢＬに割り当てられている。 - 特許庁

In the semiconductor storage 1, pillars 16a, 16b are provided for each closest point between a word line WL and a bit line BL.例文帳に追加

半導体記憶装置１において、ワード線ＷＬとビット線ＢＬとの最近接点毎に、ピラー１６ａ、１６ｂを設ける。 - 特許庁

The data circuit 11 changes a potential transferred to the bit lines BL in accordance with a program order of the program data when the data are written.例文帳に追加

データ回路１１は、データ書き込み時に、ビット線ＢＬに転送する転送電位を、プログラムデータのプログラム順序に応じて変更する。 - 特許庁

The memory cells MC are formed at the crossing points of bit lines BL extending in the X direction and word lines WL extending in the Y direction.例文帳に追加

Ｘ方向に延びるビット線ＢＬとＹ方向に延びるワード線ＷＬとの交点位置にメモリセルＭＣが形成されている。 - 特許庁

The sleeve 3 and the protective cover 4 are constituted of one blank BL with two fan-shaped parts 3' and 4' being connected to each other in the peripheral direction.例文帳に追加

スリーブ３及び保護カバー４は、二つの扇形部３′、４′が周方向に繋がった一枚のブランクＢＬにて構成される。 - 特許庁

Select transistors SST, GST are provided between the bit line BL and the source line SL of the NAND cell.例文帳に追加

ＮＡＮＤセルのビット線ＢＬとソース線ＳＬの間にはそれぞれ選択トランジスタＳＳＴ，ＧＳＴが設けられている。 - 特許庁

The source line SL, a word line WL, a bit line BL and a gate Gate are connected to a wiring layer through respective vias.例文帳に追加

ソース線ＳＬ、ワード線ＷＬ、ビット線ＢＬ、及びゲートＧａｔｅは、それぞれビアを介して配線層に接続される。 - 特許庁

The memory cells MC are arranged at the crossing points of a plurality of word lines WL and a plurality of bit lines BL.例文帳に追加

複数のメモリセルＭＣは、複数のワード線ＷＬおよび複数のビット線ＢＬの交点に配置されている。 - 特許庁

Conditions of respective managing points are displayed in a tag BL partitioned matrix-likely in the annunciator screen G1.例文帳に追加

アナンシェータ画面Ｇ１において、各管理ポイントの状態は、マトリックス状に区切られたタグＢＬに表示される。 - 特許庁

Both ends N11, N12 of the cell block MCB0 are connected to a pair of bit lines BL, BBL through selection gates Q10, Q11.例文帳に追加

セルブロックＭＣＢ０の両端Ｎ１１，Ｎ１２は、それぞれブロック選択ゲートＱ１０，Ｑ１１を介してビット線対ＢＬ，ＢＢＬに接続される。 - 特許庁

A document image and its background border line BL are divided into sections and the tilt of the border line is detected, section by section.例文帳に追加

原稿画像と背景の境界線ＢＬを区間に分割し、各区間毎に境界線の傾きを検出する。 - 特許庁

A memory cell array 11 includes a bit line BL (BLT or BLN) to which a plurality of memory cells 21 are connected.例文帳に追加

メモリセルアレイ１１は、複数のメモリセル２１が接続されたビット線ＢＬ（ＢＬＴ又はＢＬＮ）を有する。 - 特許庁

Thereby, even when a word line WL and the bit line BL are short-circuited, the defective current flowing in the sense amplifier SA is reduced.例文帳に追加

これにより、ワード線ＷＬとビット線ＢＬがショートしている場合であっても、センスアンプＳＡに流れる欠陥電流が低減される。 - 特許庁

Redundancy data showing the inversion are stored in the memory cells 1 (j,m) connected to a bit line BL(m).例文帳に追加

反転を示す冗長データがビット線ＢＬ（ｍ）に接続されたメモリセル１（ｊ、ｍ）に格納される。 - 特許庁

A memory cell array 1 includes a plurality of memory cells MC which are formed at intersections of a plurality of word lines WL and a plurality of bit lines BL.例文帳に追加

メモリセルアレイ１は、複数のワード線ＷＬと複数のビット線ＢＬの交点に形成された複数のメモリセルＭＣを有する。 - 特許庁

Above the magnetoresistive element MRD, a plurality of first wiring BL extending in the direction along a main surface are provided.例文帳に追加

磁気抵抗素子ＭＲＤの上方には、主表面に沿った方向に向けて延びる複数の第１の配線ＢＬを有している。 - 特許庁

Therefore, potential variation of the bit line BL and the reference bit line BLr by an off-leak current is eliminated and erroneous read are not caused.例文帳に追加

従って、オフリーク電流によるビット線ＢＬ及び基準ビット線ＢＬｒの電位変化が排除され、読み出し誤りは発生しない。 - 特許庁

Bit line drivers 50 for applying the data writing current are disposed on both ends of each of bit lines BL.例文帳に追加

各ビット線ＢＬの両端には、データ書込電流を流すためのビット線ドライバ５０が配置される。 - 特許庁

Writing bit lines W-BL and writing word lines W-WL which intersect each other are arranged above and below sandwiching the respective TMR elements VR.例文帳に追加

各ＴＭＲ素子ＶＲを挟んで上下に、互いに交差する書き込みビット線Ｗ−ＢＬと書き込みワード線Ｗ−ＷＬが配設される。 - 特許庁

Bit lines BL and XBL are precharged by turning on a p type MOS-FET 30 connected to a power source line.例文帳に追加

電源ラインと接続されるｐ型ＭＯＳ・ＦＥＴ３０はオンすることで、ビットラインＢＬ、ＸＢＬをプリチャージする。 - 特許庁

A plurality of memory cells are composed of a ferroelectric capacitive element 2 one of the terminals of which is connected to a bit line BL.例文帳に追加

複数のメモリセルは、ビット線ＢＬに一方の端子を接続された１個の強誘電体容量素子２より構成される。 - 特許庁

Connection and disconnection between a bit line BL and a main bit line MBL are controlled by the transistor QN which constitutes the column gate 29.例文帳に追加

カラムゲート２９を構成するトランジスタＱＮにより、ビット線ＢＬとメインビット線ＭＢＬとの接続・切り離しの制御がされる。 - 特許庁

A bit line BL is connected to each connection line 600, and 4 bit lines BL0-BL3 are provided in the 1 block region 214.例文帳に追加

各接続線６００にはビット線ＢＬが接続され、１ブロック領域２１４には４本のビット線ＢＬ０〜ＢＬ４が設けられる。 - 特許庁