「BL are」に関連した英語例文の一覧と使い方(5ページ目) - Weblio英語例文検索

For example, a semiconductor device has dummy bit lines DBL1 and DBL2 arranged in parallel with a normal bit line BL and column direction load circuits CLBn[1] to CLBn[x] which are sequentially connected on DBL1 and DBL2.例文帳に追加

例えば、正規のビット線ＢＬと並んで配置されたダミービット線ＤＢＬ１，ＤＢＬ２と、ＤＢＬ１，ＤＢＬ２上に順次接続された列方向負荷回路ＣＬＢｎ［１］〜ＣＬＢｎ［ｘ］を備える。 - 特許庁

To provide a friction material especially for small brake lining (small BL), wherein both of ME (morning effect) phenomena and generation of 'Guh' noise, emerging after high-temperature thermal history and successive humid circumstances, are prevented.例文帳に追加

特に小型ブレーキライニング（小型ＢＬ）用摩擦材において、高温熱履歴後の多湿環境下放置後におけるＭＥ現象、グー音の発生を同時に防止する摩擦材を提供することを課題とする。 - 特許庁

Bit lines BL and write-word lines WWL through which a data write-in current is made to flow are arranged along respectively a short side direction and a long side direction of the tunnel magnetic resistance element TMR.例文帳に追加

データ書込電流が流されるビット線ＢＬおよびライトワード線ＷＷＬは、トンネル磁気抵抗素子ＴＭＲの短辺方向および長辺方向にそれぞれ沿って配置される。 - 特許庁

In the menu M, when the folder F2 (a folder for the second floor) is clicked by means of a mouse, for example, the various management point states registered in the folder F2 are divided between respective tags BL in a main window W1 to be displayed.例文帳に追加

メニューＭにおいて、例えばフォルダＦ２（２階フロアのフォルダ）をマウスクリックすると、このフォルダＦ２に登録されている各管理ポイントの状態がメインウィンドウＷ１の各タグＢＬに区分けして表示される。 - 特許庁

In addition, low-concentration n-type impurity regions (extension region) 152 which become parts of the bit lines BL are formed on the substrate 10 by performing ion implantation by again using the regions including the regions of the memory gates MG and control gates CG as masks.例文帳に追加

そして、再びＭＧ及びＣＧの領域を含めた領域をマスクとしてイオン注入することにより、基板１０上にビット線ＢＬの一部となる低濃度Ｎ型不純物領域（エクステンション領域）１５２を形成する。 - 特許庁

Yoke members 51, 52 are formed on surfaces except surfaces facing the TMR elements VR of the writing bit lines W-BL and the writing word lines W-WL.例文帳に追加

書き込みビット線Ｗ−ＢＬ及び書き込みワード線Ｗ−ＷＬのトンネル磁気抵抗素子ＶＲに対向する面を除く面に、ヨーク材５１，５２が形成される。 - 特許庁

The boundary region BA is divided by a border line BL into a 1st portion P1 and a 2nd portion P2, and the 1st region I and 1st portion P1 are defined by using a 1st mask A.例文帳に追加

境界領域ＢＡは、境界ラインＢＬによって第一部Ｐ１と第二部Ｐ２に分割され、第一領域Ｉと第一部Ｐ１は、第一マスクＡを用いて定義される。 - 特許庁

A memory cell array 1 is connected to word lines WL and a bit line BL and constituted so that a plurality of serially connected memory cells are arranged in matrix.例文帳に追加

メモリセルアレイ１は、ワード線ＷＬ、及びビット線ＢＬに接続され、直列接続された複数のメモリセルがマトリックス状に配置されて構成されている。 - 特許庁

This device has many memory cells (Z0, Z1, etc.), and these memory cells are provided respectively in a memory cell field between a word line(WL) and bit lines (BL, BL0, BL1, etc.).例文帳に追加

多数のメモリセル（Ｚ０，Ｚ１，・・・）を有し、これらのメモリセルが、それぞれワードライン（ＷＬ）とビットライン（ＢＬ；ＢＬ０，ＢＬ１，・・・）との間のメモリセルフィールドに設けられている。 - 特許庁

For an nMOS transistor 31, its gate is connected to a bit line *BL and its source and drain are short-circuited and connected to a dummy word line DWL0.例文帳に追加

ｎＭＯＳトランジスタ３１は、そのゲートがビット線＊ＢＬに接続され、そのソースとドレインとが短絡されてダミーワード線ＤＷＬ０に接続されている。 - 特許庁

The three-phase bridge 22 comprises a plurality of high-side switches AH, BH, CH and low-side switches AL, BL, CL, and outputs ϕA, ϕB, ϕC are connected to respective corresponding phases of the motor.例文帳に追加

三相ブリッジ２２は、複数のハイサイドスイッチＡＨ、ＢＨ，ＣＨと、ローサイドスイッチＡＬ、ＢＬ，ＣＬで構成され、出力φＡ、φＢ、φＣは、モータの対応する各相に接続される。 - 特許庁

Word lines WL are arranged so that gates of unit cells corresponding to cell blocks arranged in the y direction are connected commonly, and bit lines BL, BBL to which first terminals A of a plurality of cell blocks arranged across the word line WL in the x direction are commonly connected are arranged.例文帳に追加

ｙ方向に並ぶセルブロックの対応するユニットセルのゲートを共通接続するように、ワード線ＷＬが配設され、ワード線ＷＬと交差して、ｘ方向に並ぶ複数のセルブロックの第１の端子Ａが共通接続されるビット線ＢＬ，ＢＢＬが配設される。 - 特許庁

After that, the prescribed data are written in a memory cell selected by the activated word line, after data before a value of the prescribed data is decided are read out to each sense amplifier SA00-SA33 from a selected memory cell through a bit line BL(m), the sense amplifiers SA00-SA33 are activated.例文帳に追加

その後、活性化したワード線により選択されたメモリセルに所定データを書き込み、所定データの値が確定する前の確定前データを、選択されたメモリセルからビット線ＢＬ（ｍ）を通して各センスアンプＳＡ００〜ＳＡ３３に読み出した後、該センスアンプＳＡ００〜ＳＡ３３を活性化する。 - 特許庁

A gate array cell and a clamp diode Dn are formed in a logical section, and the n^+ semiconductor area 13nd of the clamp diode Dn and all or a part of a gate electrode 10B of a n-channel MISFET in the logical section are connected by using a conductive film BLD on the same layer as a bit line BL.例文帳に追加

論理部にゲートアレイセルとクランプダイオードＤｎとを形成し、クランプダイオードＤｎのｎ^+半導体領域１３ｎｄと論理部のｎチャネルＭＩＳＦＥＴのゲート電極１０Ｂの全てまたは一部とをビット線ＢＬと同一層の導体膜ＢＬＤにより接続する。 - 特許庁

In arranging the respective cells in the functional blocks BL and determining the wiring paths inside the blocks, a template expressing a clock tree CT is generated, the respective cells are allocated and the wiring paths are determined on the basis of the clock tree CT expressed on the template.例文帳に追加

機能ブロックＢＬ内の各セルの配置とブロック内配線経路の決定とを行う際には、クロック木ＣＴを表すテンプレートを生成し、このテンプレート上に表されたクロック木ＣＴに基づいて、各セルの配置や配線経路の決定を行う。 - 特許庁

Scanning potentials BL and BR brought about from first and second scanning potential supply means 11 and 12 are applied to the respective ends of the scanning lines scanned by the respective scanning drivers 3A and 3B and potential differences are applied between the respective ends of the scanning lines in the scanning state.例文帳に追加

前記各走査ドライバ３Ａ，３Ｂにより走査される走査線の各端部には、第１および第２の走査電位供給手段１１，１２からもたらされる走査電位ＢＬ ，ＢＲ が印加され、走査状態における走査線の各端部間に電位差が与えられる。 - 特許庁

A collector layer CL constituting the collector of a bipolar transistor, a base layer BL and a cap Si layer BCL constituting a base, and an emitter layer EL constituting an emitter are provided on the principal surface of a semiconductor substrate Sub.例文帳に追加

半導体基板Ｓｕｂの主面上に、バイポーラトランジスタのコレクタを構成するコレクタ層ＣＬ、ベースを構成するベース層ＢＬおよびキャップＳｉ層ＢＣＬ、およびエミッタを構成するエミッタ層ＥＬが設けられている。 - 特許庁

Wide band luminance signal YW and wide band color signals GW, RW and BW having enhanced horizontal resolution and vertical resolution are generated from these signals YH, YHH and YHV and three kinds of low region primary color signals GL, BL and RL.例文帳に追加

これらの信号ＹＨ、ＹＨＨ及びＹＨＶと、３種類の低域原色信号ＧＬ、ＢＬ及びＲＬとから水平解像度及び垂直解像度の向上した広帯域輝度信号ＹＷ、広帯域色信号ＧＷ、ＲＷ、ＢＷを生成する。 - 特許庁

When multiple viewpoint display including three-dimensional display is performed in a BL 10, step-shaped slant light-emitting pixel columns comprising a plurality of light-emitting pixels La shifted in a lateral direction by one pixel for every pixel row in the vertical direction are selectively lit.例文帳に追加

ＢＬ１０において、３次元表示を含む多視点表示を行う場合、垂直方向において画素行ごとに画素一つ分ずつ横方向にシフトした複数の発光画素Ｌａからなる階段状の斜め発光画素列が、選択的に点灯される。 - 特許庁

To secure a sufficient data holding time by shortening a period in which a bit line BL and a reference bit line ZBL are kept at a L level in a semiconductor memory provided with a memory cell storing data.例文帳に追加

本発明はデータを記憶するメモリセルを備える半導体記憶装置に関し、ビット線ＢＬやリファレンスビット線ＺＢＬがＬレベルに維持される期間を短縮することで十分なデータ保持時間を確保することを目的とする。 - 特許庁

All bit lines BL in one word line WL are opened by logical combination of a column activation signal CAS and a test mode signal TM, a test data pattern is written simultaneously in all cells in the word line ML.例文帳に追加

本発明では、１つのワード線ＷＬにおける全ビット線ＢＬを、カラム活性化信号ＣＡＳと試験モード信号ＴＭとの論理的な組み合わせにより開いて、該ワード線ＷＬにおける全セルにテストデータパターンを同時に書き込む。 - 特許庁

In the ReRAM cell M, a first electrode 1, a first diode D1, a resistor R, a second diode D2, and a second electrode 2 are connected in series in this order in a direction from the bit line BL to the word line WL.例文帳に追加

そして、ＲｅＲＡＭセルＭは、第１電極１、第１ダイオードＤ１、抵抗素子Ｒ、第２ダイオードＤ２、第２電極２の順番に、ビット線ＢＬからワード線ＷＬ方向にそれらが直列的に接続されて形成されている。 - 特許庁

The reading operation is such the operation that sensing operation for applying voltage VUX to the plurality of selected bit lines BL and applying voltage Vss_row being lower than the voltage VUX to a selected one word line WL is performed several times and determined results are accumulated.例文帳に追加

読み出し動作は、選択された複数本のビット線ＢＬに電圧ＶＵＸを印加するとともに選択された１本のワード線ＷＬに電圧ＶＵＸよりも低い電圧Ｖｓｓ＿ｒｏｗを印加するセンス動作を複数回実行し判定結果を累積する動作である。 - 特許庁

In this MRAM, a word line WL is provided corresponding to each memory cell line, a bit line BL and a source line SL are provided corresponding to each memory cell line, and data stored in a memory cell MC selected via the source line SL corresponding to the selected memory cell MC is read out.例文帳に追加

このＭＲＡＭでは、各メモリセル行に対応してワード線ＷＬを設けるとともに、各メモリセル列に対応してビット線ＢＬとソース線ＳＬを設け、選択されたメモリセルＭＣに対応するソース線ＳＬを介して選択されたメモリセルＭＣの記憶データを読み出す。 - 特許庁

A question sentence is displayed in a question display area QA, and three button images respectively displaying choices of an answer to the question sentence are displayed in display areas designated by the player out of the button image display areas BL and BR.例文帳に追加

そして、問題表示領域ＱＡに問題文を表示するとともに、当該問題文に対する回答の選択肢を各々表示した３つのボタン画像を、ボタン画像表示領域ＢＬ，ＢＲのうち、遊技者により指定された表示領域に表示させる。 - 特許庁

The bit line contacts CB are respectively separated by a pitch Px equivalent to three times of the period (2HP) of the bit line BL on three parallel lines Ha, Hb and Hc having a pitch Py in the direction of word line and extending to the direction of bit line.例文帳に追加

ビット線コンタクトＣＢは、ワード線方向にピッチＰｙを有して、ビット線方向に延びる３本の平行線Ｈａ，Ｈｂ，Ｈｃ上に、それぞれ、ビット線ＢＬの周期（２ＨＰ）の３倍と等しいピッチＰｘだけ離隔して配置される。 - 特許庁

A first dummy pattern DP_1 of relatively large area and a second dummy pattern DP_2 of relatively small area are arranged in a dummy area FA, to form the dummy pattern up to the vicinity of the boundary BL between a device forming area DA and the dummy area FA.例文帳に追加

相対的に面積の大きい第１ダミーパターンＤＰ_１と相対的に面積の小さい第２ダミーパターンＤＰ_２とをダミー領域ＦＡに配置することによって、素子形成領域ＤＡとダミー領域ＦＡとの境界ＢＬ近くまでダミーパターンを配置することができる。 - 特許庁

A plurality of bit line structures BL, a source shunt line structure SH1, and a dummy line structure SH2 are juxtaposed on the same layer at a predetermined width and at a predetermined interval; and a via plug structure Via2 is configured on the source shunt line structure SH1.例文帳に追加

複数のビット線構造ＢＬ、ソースシャント線構造ＳＨ１、ダミー線構造ＳＨ２が所定幅および所定間隔で同層に並設されており、ソースシャント線構造ＳＨ１の上にビアプラグ構造Ｖｉａ２が構成されている。 - 特許庁

When a local selfboost is to be conducted, electric charges obtained while boosting the potential of the channel section of a memory cell are supplied to a memory cell close to a source of a NAND string from not only a bit line BL but also from a source line SL.例文帳に追加

ローカルセルフブーストの際、ＮＡＮＤストリングのソースに近いメモリセルに対しては、メモリセルのチャネル部の電位をブーストする際の電荷を、ビット線ＢＬだけでなく、ソース線ＳＬからも供給することを特徴としている。 - 特許庁

Low band color signals GL, BL, RL wherein the 576 effective scan lines is provided through conversion of the number of scan lines at the C2 process circuits 28G, 28B, and 28R are inputted in a C3 process circuit 29, and generate brightness signal Y2, color-difference signals B-Y2 and R-Y2 in a matrix process.例文帳に追加

Ｃ３処理回路２９は、Ｃ２処理回路２８Ｇ、２８Ｂ、２８Ｒにおいて走査線数の変換により有効走査線５７６本とされた、低域色信号ＧＬ、ＢＬ及びＲＬが入力され、マトリクス処理により輝度信号Ｙ２と、色差信号Ｂ−Ｙ２及びＲ−Ｙ２を生成する。 - 特許庁

In addition to this, controlling units 22 and 23 are prepared to control the setting parts 20, 21, and PC1 to PCk so that it sets the duty cycle to increase in lighting time of the backlight BL in comparison with the standard value in a condition when the backlight does not work stably.例文帳に追加

さらに、制御部２２，２３がバックライトが安定に動作しない状態においてバックライトＢＬの点灯時間を基準値よりも増大させたデューティ比を設定するように設定部２０，２１，ＰＣ１〜ＰＣｋを制御するために設けられる。 - 特許庁

Thus, no reading operation is conducted by a sense amplifier while conducting writing, transfer of writing data (GBLn) is started from a writing amplifier to bit lines (BL/BLB) at the same time (t0) of start of word line (WL) and data equivalent to one word line are written with a high speed.例文帳に追加

そこで、書き込みに当たって、センスアンプによる読み出し動作を行わず、ワード線（ＷＬ）の立ち上げと同時(t0)に、書き込みアンプからビット線（ＢＬ／ＢＬＢ）に書き込みデータの転送（ＧＢＬｎ）を開始して１ワード線分のデータを高速に書き込む。 - 特許庁

One end in source and drain diffusion layers for a transistor Tr is connected to a bit line BL and the other end at one end of a ferroelectric capacitor C, and both a gate for the transistor Tr and the other end of the ferroelectric capacitor C are joined with a word line WL.例文帳に追加

強誘電体メモリのセルの構成として、強誘電体キャパシタの一端をワード線に接続することで、従来必要であったプレート線を排除し、ワード線及びビット線のみの制御で書き込み及び読み出しを可能とする。 - 特許庁

In the driving circuit, such voltage giving the same polarity in each block BL into which the plurality of pixel rows 50 are divided for every consecutive n (n denotes an integer of 2 or more) rows and reverse polarity between blocks adjacent to each other is applied between the pixel electrode and the common electrode of each pixel 20.例文帳に追加

駆動回路は、各画素２０の画素電極と共通電極との間に、複数本の画素列５０を連続するｎ本（ｎは２以上の整数）ごとに分けた各ブロックＢＬ内では互いに同極性となり、かつ、隣接するブロック間では互いに逆極性となる電圧を印加する。 - 特許庁

The controller is provided with a picture compositing means which superimposes outermost extension lines LBL and LBR, which are obtained by perpendicularly drawing outermost lines WBL and WBR of the vehicle to the ground and extending these lines in the longitudinal direction of the vehicle, on the display on the monitor where the picture taken-in by the image pickup device is displayed.例文帳に追加

制御装置は、撮像装置により取り込まれる画像のモニター上の表示に、車両の最外側ラインＷ_B L ，Ｗ_B R を地面に垂直に下ろし、そのラインを車両前後方向に延長した最外側延長ラインＬ_BL ，Ｌ_B R をスーパーインポーズする画像合成手段を備える。 - 特許庁

Further, an inverter control circuit 14 and a back-light driving part LD are arranged as a light source control part which controls lighting time of the back-light BL occupied in a liquid crystal response period of a display area required for transition between the gradational display and non-gradational display.例文帳に追加

さらに、インバータ制御回路１４およびバックライト駆動部ＬＤが階調表示および非階調表示間の遷移に要する表示領域の液晶応答期間に占めるバックライトＢＬの点灯時間を制御する光源制御部として設けられる。 - 特許庁

A semiconductor memory device 1 is equipped with a memory sub array 51 where memory cells 10 are arranged in a matrix form, a sense amplifier array 52 that has a plurality of sense amplifying circuits 20 for amplifying the potential of a pair of bit lines BL and BLX, and a selector 53, that selects the plurality of sense amplifying circuits 20.例文帳に追加

半導体メモリ装置１は、メモリセル１０が行列状に配置されてなるメモリサブアレイ５１と、ビット線対ＢＬ、ＢＬＸの電位を増幅する複数のセンスアンプ回路２０を有するセンスアンプアレイ５２と、複数のセンスアンプ回路２０を選択するセレクタ５３とを有している。 - 特許庁

The region is set so that for example, the unit regions (sectors) where reduction of the transfer rate is caused, such as an alternation processing sector, a retry sector, a sector after head change and seek, and a sector after track jump seek, are not positioned in the middle of each access unit BL as far as possible.例文帳に追加

例えば交替処理セクタ、リトライセクタ、ヘッドチェンジやシーク後のセクタ、トラックジャンプシーク後のセクタなど、転送レート低下が発生する単位領域（セクタ）が、極力、各アクセス単位ＢＬの途中に位置することがないように領域設定する。 - 特許庁

At a fixed time before completing one frame period, the gate wires are driven in order of the lines, and by controlling the potential of the picture element electrodes through the assistant capacity Cs, blanking(BL) is written in, and blanking of the display is forcedly executed.例文帳に追加

１フレーム周期が終了する前の所定時間に、ゲート線をライン順次に駆動し、補助容量Ｃｓを介して画素電極の電位を制御することにより、ブランキング（ＢＬ）書き込みを行い、強制的に表示をブランキングする。 - 特許庁

The device includes a memory cell array in which a plurality of memory cells are arranged, wherein each memory cell MC is formed between a bit line and a word line at an intersection of the bit line BL extending in X direction with the word line WL extending in Y direction differ from the X direction.例文帳に追加

複数のメモリセルが配置されたメモリセルアレイを備え、各メモリセルＭＣは、Ｘ方向に延びたビット線ＢＬと、Ｘ方向とは異なるＹ方向に延びたワード線ＷＬとが交差する位置に、それぞれ、ビット線とワード線とに挟まれて形成されている。 - 特許庁

Cell blocks MCB0, MCB1 constituted by connecting in series plural memory cells MC in which a ferroelectric capacitor C and a cell transistor T are connected in parallel between terminals N1 and N2 is formed along a pair of bit lines BBL, BL.例文帳に追加

強誘電体キャパシタＣとセルトランジスタＴを並列接続してなるメモリセルＭＣを端子Ｎ１，Ｎ２の間に複数個直列接続して構成されたセルブロックＭＣＢ０，ＭＣＢ１が対をなすビット線ＢＢＬ，ＢＬに沿って形成される。 - 特許庁

When a control signal ENN reaches a high level under the condition that bit lines (BL, BLZ) and the input terminals (SA, SAZ) of an amplifier circuit are connected by a CMOS switch circuit, the amplifier circuit starts amplifying the readout signal, and the amplified signal is stored.例文帳に追加

ビット線（ＢＬ，ＢＬＺ）と増幅回路の入力端子（ＳＡ，ＳＡＺ）とがＣＭＯＳスイッチ回路によって接続された状態で制御信号ＥＮＮがハイレベルになると、増幅回路において読み出し信号の増幅が開始されるとともに、その増幅された信号が保持される。 - 特許庁

These sub-decoded signals are generated from block-selecting addresses BS_1 to BS_m given respectively to the blocks and addresses SDA_1, SDA_2 for the sub-decoded signals in decoding signal generating circuits SDB1_1 to SDB1_m provided corresponding to respective blocks BL_1 to BL_m.例文帳に追加

このサブデコード信号は、各ブロックＢＬ_1〜ＢＬ_mに対応して設けられたサブデコード信号生成回路ＳＤＢ１_1〜ＳＤＢ１_mで、各ブロックにそれぞれ与えられるブロック選択用アドレスＢＳ_1〜ＢＳ_mと、サブデコード信号用アドレスＳＤＡ_1，ＳＤＡ_2とから生成される。 - 特許庁

Accordingly, in the case where the engine rotating speed is controlled to a desired rotating speed by the accelerator pedal 51, the engine rotating speed will not be reduced to the idling rotating speed, even if the operating lever BL and the like are not completely operated more than the prescribed time.例文帳に追加

したがって、アクセルペダル５１でエンジン回転数を所望の回転数に調節している場合には、操作レバーＢＬなどがすべて所定時間以上操作されない場合でもエンジン回転数はアイドル回転数まで低減されない。 - 特許庁

The recording device 97, which acquires a record on whether a wiping part 90 operates well, the wiping part wiping up droplets by making a wiping sheet 92 contact a droplet feeding head 34 while relatively moving it, is provided with a drying part 98 which dries droplet marks RL, GL and BL, which are formed on the wiping sheet 92, immediately after the droplet marks are wiped up.例文帳に追加

液滴吐出ヘッド３４にワイピングシート９２を当接しつつ相対移動させて液滴を拭き取るワイピング部９０の動作良否の記録を取得する記録装置９７であって、ワイピングシート９２に形成される液滴跡ＲＬ，ＧＬ，ＢＬをその拭き取り直後に乾燥させる乾燥部９８を備える。 - 特許庁