「BL are」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

When BL blocks 201 that correspond to a BL drive level obtained from a BL drive level-calculating unit 312 are the BL blocks 201 positioned in one direction to a Y-axis, a profile obtaining unit 342 obtains a profile that is made to correspond to the BL block 201.例文帳に追加

プロファイル取得部３４２は、ＢＬドライブレベル算出部３１２から取得したＢＬドライブレベルに対応するＢＬブロック２０１がＹ軸に対して一方に位置するＢＬブロック２０１であるとき、このＢＬブロック２０１に対応付けられたプロファイルを取得する。 - 特許庁

When the pronunciation toy BL 5 and the pronunciation toy BL 6 are combined, the sum of their overall lengths is "196 mm".例文帳に追加

発音玩具ＢＬ５と発音玩具ＢＬ６とを組み合わせると、それらの全長の和は「１９６ｍｍ」である。 - 特許庁

The bit line BL and bit line/BL are connected to a sense amplifier 4 at the periphery of a memory cell array of the ferroelectric substance memory.例文帳に追加

強誘電体メモリのセルアレイ周辺では、ビット線ＢＬ及びビット線／ＢＬがセンスアンプ４に接続される。 - 特許庁

Column selection gates (CSG, RCSG) are provided on regular bit lines (BL, /BL) and refreshing bit lines (RBL, RCSG) respectively.例文帳に追加

正規ビット線（ＢＬ，／ＢＬ）とリフレッシュビット線（ＲＢＬ，／ＲＢＬ）それぞれに列選択ゲート（ＣＳＧ，ＲＣＳＧ）を設ける。 - 特許庁

Also, bit lines BL, /BL are charged to the power source potential VDD by a timing control circuit 60, after that, the word line WL is driven.例文帳に追加

また、タイミング制御回路６０によってビット線ＢＬ，／ＢＬを電源電位ＶＤＤに充電し，その後ワード線ＷＬを駆動する。 - 特許庁

For a pair of bit lines BL and XBL, the power source modules 5a and 5b are disposed on the periphery of a side opposite a memory cell array part 3.例文帳に追加

１対のビット線BL，XBL に対して、メモリセルアレイ部３のそれぞれ反対側の周辺に電源モジュール５ａ，５ｂを設ける。 - 特許庁

A bit line 9 and a PCM cell 2 are first selected, and a first bias voltage (V_BL, V_00) is applied to the selected bit line.例文帳に追加

ビットライン９及びＰＣＭセル２が最初に選択され、その選択されたビットラインに第１バイアス電圧（Ｖ_BL、Ｖ_00）が印加される。 - 特許庁

At this point of time, a SH1 signal is made 'high', a pair of complementary bit lines (BL and /BL) are both short- circuited effectively.例文帳に追加

この時点でＳＨ１信号は「ハイ」になり、相補型ビット線対（ＢＬおよび／ＢＬ）をともに効果的に短絡させる。 - 特許庁

A bit line BL and a bit line BL/ disposed in the cell unit SU1 are not extended to the ferroelectric memory fuse part 40.例文帳に追加

強誘電体メモリヒューズ部４０には、セルユニットＳＵ１に設けられるビット線ＢＬとビット線ＢＬ／が延在されない。 - 特許庁

At this point of time, the bit lines BL, /BL are discharged by giving an equalizing signal EQ of the prescribed pulse width to a reset circuit 20.例文帳に追加

この時点で、リセット回路２０に所定パルス幅のイコライズ信号ＥＱを与えることにより、ビット線ＢＬ，／ＢＬを放電させる。 - 特許庁

Folded type pairs of bit lines formed by bit lines BL, /BL are arranged corresponding to each column of a MTJ memory cell.例文帳に追加

ＭＴＪメモリセルの各列に対応して、ビット線ＢＬ，／ＢＬによって形成される折返し型のビット線対が配置される。 - 特許庁

When the predetermined conditions are not satisfied, presence/absence of amplification is determined in accordance with the relationship between BL_reduced and BL_ref.例文帳に追加

また所定の条件を満たさない場合には、ＢＬ_reducedとＢＬ_refとの関係に応じて増幅の有無が決定される。 - 特許庁

Data to be stored are stored in a pair of memory cells by complementary data and a pair of these memory cells are connected to a pair of bit lines BL and /BL connected to a common sense amplifier SA in response to the selection of a word line WL.例文帳に追加

記憶すべきデータを相補データで１対のメモリセルに記憶し、その１対のメモリセルが、ワード線WLの選択に応答して共通のセンスアンプSAに接続される１対のビット線BL、/BLに接続されるように構成することを特徴とする。 - 特許庁

Therefore, since a pair of read-data line RDL,/RDL and a pair of write-data line WDL,/WDL are not connected directly to a pair of bit line BL,/BL, the data signal of the pair of bit line BL,/BL is never destroyed by a noise caused in the pair of data line DL,/RDL; WDL,/WDL.例文帳に追加

したがって、リードデータ線対ＲＤＬ，／ＲＤＬおよびライトデータ線対ＷＤＬ，／ＷＤＬとビット線対ＢＬ，／ＢＬとは直接接続されないので、データ線対ＲＤＬ，／ＲＤＬ；ＷＤＬ，／ＷＤＬに生じたノイズによってビット線対ＢＬ，／ＢＬのデータ信号が破壊されることがない。 - 特許庁

When the bit line equalizing signal BLEQ is made a H level and the pair of bit line BL, /BL is equalized to a VBL level by an equalizing circuit 1, the signal lines S2N, S2P are driven to the VBL level through the pair of bit line BL, /BL.例文帳に追加

ビット線イコライズ信号ＢＬＥＱがＨレベルとなり、イコライズ回路１によりビット線対ＢＬ，／ＢＬがＶＢＬレベルにイコライズされると、ビット線対ＢＬ，／ＢＬを通じて、信号線Ｓ２Ｎ，Ｓ２ＰがＶＢＬレベルに駆動される。 - 特許庁

In equalizing operation of bit lines (BL-T), (BL-C) being a complementary pair with a bit line amplified by over-drive voltage after read data, electric charges charged excessively by over-drive voltage are discharged to, for example, a ground potential, a bit line equalizing potential is adjusted by adjusting discharge timing.例文帳に追加

データ読み出し後、オーバードライブ電圧によって増幅されたビット線と相補対をなすビット線(BL-T)、(BL-C)のイコライズ動作に際して、オーバードライブ電圧で過剰に充電されていた電荷を例えば接地電位に放電し、放電タイミングの調整でビット線イコライズ電位を調整する。 - 特許庁

In a backlight (BL) scan signal arithmetic device, BL scan signals 1 to N synchronized with video signals are transmitted to LED rows to perform BL scan.例文帳に追加

バックライト（ＢＬ）スキャン信号演算装置は、映像信号に同期したＢＬスキャン信号１〜ＮをＬＥＤ列に送信してＢＬスキャンを行う。 - 特許庁

Moreover, when the BL blocks 201 that correspond to the BL block thus obtained are the BL blocks 201 positioned in an other direction to the Y-axis, the profile obtaining unit 342 obtains a profile that is made to correspond to the BL blocks 201 line-symmetric to the Y-axis in the BL block 201 and prepares a profile that is line-symmetrized.例文帳に追加

一方、プロファイル取得部３４２は、取得したＢＬドライブレベルに対応するＢＬブロック２０１がＹ軸に対して他方に位置するＢＬブロック２０１であるとき、このＢＬブロック２０１にＹ軸に対して線対称のＢＬブロック２０１に対応付けられたプロファイルを取得し、このプロファイルを線対称化したプロファイルを作成する。 - 特許庁

Also, the transistor 1-0, the memory cells 1-1, 1-2 are connected to a bit line BL.例文帳に追加

また、トランジスタ１−０，メモリセル１−１，１−２はビット線ＢＬに接続されている。 - 特許庁

A bit line BL and a current feedback wiring RL are arranged for each memory cell column.例文帳に追加

各メモリセル列ごとに、ビット線ＢＬおよび電流帰還配線ＲＬが配置される。 - 特許庁

First, bit lines BL, bBL and sense amplifier nodes SA, bSA are pre-charged separately.例文帳に追加

まず、ビット線ＢＬ，ｂＢＬとセンスアンプノードＳＡ，ｂＳＡを別々にプリチャージする。 - 特許庁

Then, a base line BL and a peak value (minimum value) Smin are obtained, and a standard deviation SDbase is further obtained.例文帳に追加

その後、ベースラインＢＬおよびピーク値（最小値）Ｓminを求め、更に、標準偏差ＳＤbaseを求める。 - 特許庁

Variable resistance films 24B and 24W are arranged between the word lines WL and the bit lines BL.例文帳に追加

ワード線ＷＬとビット線ＢＬとの間には可変抵抗膜２４Ｂ、２４Ｗが配置されている。 - 特許庁

These voltages are supplied to bit lines BL of an array block and control gate lines CG.例文帳に追加

これらの電圧は、アレイブロックのビット線ＢＬ及びコントロールゲート線ＣＧに供給される。 - 特許庁

The plural bit lines BL [0:95] are, for instance, divided into plural groups for each 12 lines.例文帳に追加

複数のビット線ＢＬ［０：９５」は、たとえば１２本ごとの複数の群に分割される。 - 特許庁

A semiconductor memory device includes: bit lines BL and /BL provided in a layer of the same level above a semiconductor substrate 30; a first variable-resistance element 10 and a first MOSFET 20 which are provided below the bit line BL and are connected in series; and a second variable-resistance element 10 and a second MOSFET 20 which are provided below the bit line /BL and are connected in series.例文帳に追加

半導体記憶装置は、半導体基板３０の上方の同一レベル層に設けられたビット線ＢＬ，／ＢＬと、ビット線ＢＬの下方に設けられかつ直列に接続された第１の抵抗変化素子１０及び第１のＭＯＳＦＥＴ２０と、ビット線／ＢＬの下方に設けられかつ直列に接続された第２の抵抗変化素子１０及び第２のＭＯＳＦＥＴ２０とを含む。 - 特許庁

Two cells 17 connected to the same bit line pair BL/XBL are simultaneously selected.例文帳に追加

そこで、同一のビット線対ＢＬ／ＸＢＬに接続される２つずつの１７が同時に選択される。 - 特許庁

Memory cells 3 are arranged at the intersected points between plural word lines WL00, WL01,... and bit lines BLs in a matrix manner.例文帳に追加

メモリセル３は複数のワード線WL00,WL01,…とビット線BLの交点にマトリックス状に配置される。 - 特許庁

To eliminate a joint surface BL between piezoelectric substrates 2 so that liquid does not leak from the joint surface BL or a driving property does not become uneven by the joint surface BL when composing a liquid injection head 1 in which a plurality of piezoelectric substrates 2 are joined and elongated.例文帳に追加

複数の圧電体基板２を接合し長尺化した液体噴射ヘッド１を構成する際に、圧電体基板２間の接合面ＢＬを除去し、接合面ＢＬから液体が漏洩し、或いは接合面ＢＬにより駆動特性にばらつきが発生しないようにする。 - 特許庁

A read error in which a short circuit of WL-BC(BL) and a short circuit of WL-SC(SN) are reflected can be detected more quickly without increasing the circuit area by setting the bit lines potential VBLA for the bit lines BL higher than the bit lines potential VBLB for the bit lines /BL.例文帳に追加

ビット線ＢＬに対するビット電位ＶＢＬＡをビット線／ＢＬに対するビット線電位ＶＢＬＢより高く設定することによって、ＷＬ−ＢＣ（ＢＬ）ショートおよびＷＬ−ＳＣ（ＳＮ）ショートを反映した読出しエラーを、回路面積を増大させずに、より早く検出することが可能となる。 - 特許庁

When a memory cell cell is not selected, a recover bar signal is low, NOR circuits 4, 5 are low, PMOS transistors T4, T5 are turned on, and bit lines BL, BL bar are pre-charged.例文帳に追加

メモリセルｃｅｌｌが選択されていない時、recover バー信号がローでＮＯＲ回路４、５がローになってＰＭＯＳトランジスタＴ４，Ｔ５がオンになり、ビット線ＢＬ，ＢＬバーをプリチャージする。 - 特許庁

First lines (BL) are formed successively over both ends of the memory cell array along the first axis, and are located partially in the second region and connected with first ends of the memory cells.例文帳に追加

第１配線（BL）は、第１軸に沿ってメモリセルアレイの両端に亘って連続的に形成され、一部が第２領域内に位置し、複数のメモリセルの第１端と接続されている。 - 特許庁

After latch of data the sense amplifier and the latch circuit are cut off at a gate A, the sense amplifier is made a non-operation state, also, BL and ZBL are made a reference potential VBL.例文帳に追加

データのラッチ後に、センスアンプとラッチ回路とをゲートＡで遮断し、センスアンプを非作動状態とし、かつ、ＢＬおよびＺＢＬを基準電位Ｖ_BLとする。 - 特許庁

Option settings which correspond to the GNU style are: -nbad -bap -nbc -bbo -bl -bli2 -bls -ncdb -nce -cp1 -cs -di2 -ndj -nfc1 -nfca -hnl -i2 -ip5 -lp -pcs -nprs -psl -saf -sai -saw -nsc -nsob The GNU coding style is that preferred by the GNU project. 例文帳に追加

ただし、このオプションを指定してもエラーにはならない。 GNU スタイルに対応するオプション設定は以下である:-nbad -bap -nbc -bbo -bl -bli2 -bls -ncdb -nce -cp1 -cs -di2-ndj -nfc1 -nfca -hnl -i2 -ip5 -lp -pcs -nprs -psl -saf -sai-saw -nsc -nsobGNU コーディングスタイルは GNU プロジェクトで推奨されている。 - JM

The PMOS sense circuit 1 is connected to bit lines BL and /BL, and the NMOS sense circuit 2, the precharge circuit 3, the dummy cell circuit 4, and the column selection circuit 5 are connected to local bit lines LBL and /LBL.例文帳に追加

ビット線ＢＬ及び／ＢＬにＰＭＯＳセンス回路１が接続され、ローカルビット線ＬＢＬ及び／ＬＢＬにＮＭＯＳセンス回路２、プリチャージ回路３、ダミーセル回路４、及びカラム選択回路５が接続される。 - 特許庁

When a column address signal CA_1 immediately before a column-address signal CA_0 of the lowest-order bit is determined, a precharge of a pair of selected bit lines BL_s, BL_s+1 are simultaneously started.例文帳に追加

最下位ビットのカラムアドレス信号ＣＡ_0の１つ前のカラムアドレス信号ＣＡ_1が確定した時点で、選択された一対のビット線ＢＬ_Ｓ，ＢＬ_Ｓ＋１のプリチャージを同時に開始する。 - 特許庁

A volatile part A constituted of a CMOS latch circuit and a pass transistors (6 transistors), and a nonvolatile part B are connected through a wire pair of bit lines BL, BL.例文帳に追加

ＣＭＯＳラッチ回路とパストランジスタ（６トランジスタ）で構成される揮発性部Ａと不揮発性部Ｂとを、ビット線ＢＬ，ＢＬ＿のビット線対を介して接続する。 - 特許庁

All the pronunciation toys BL can be orderly housed into a housing case 1 when the pronunciation toys BL are arrayed in such a manner that their longitudinal directions abut the side SL of the housing case 1.例文帳に追加

発音玩具ＢＬの長手方向を収納ケース１の辺ＳＬに沿うようにして配列すると、全発音玩具ＢＬを収納ケース１に整然と収納することができる。 - 特許庁

The bit lines BL, /BL are connected respectively to data lines IO, /IO forming pairs of data I/O line DI/OP through column selecting gates CSG1-CSGm.例文帳に追加

ビット線ＢＬ，／ＢＬは、コラム選択ゲートＣＳＧ１〜ＣＳＧｍを介してデータＩ／Ｏ線対ＤＩ／ＯＰを形成するデータ線ＩＯ，／ＩＯとそれぞれ結合される。 - 特許庁

The first and second bit lines, BL and bBL, have the bit line twisted structure, and the first and second bit lines, BL and bBL, are replaced with each other in a block selector region BS.例文帳に追加

第１及び第２ビット線ＢＬ，ｂＢＬは、ビット線ツイスト構造を有し、かつ、第１及び第２ビット線ＢＬ，ｂＢＬの入れ替えは、ブロックセレクタ領域ＢＳで行われる。 - 特許庁

A memory cell array 1 has a hierarchical structure where bit lines BL are split from a main data line MDL and an inverting sense circuit 10 is inserted between the main data line MDL and the bit lines BL.例文帳に追加

メモリセルアレイ１は、メインデータ線ＭＤＬからビット線ＢＬが分岐された階層構造となっており、メインデータ線ＭＤＬとビット線ＢＬとの間に、反転センス回路１０が挿入される。 - 特許庁

The variable resistance memory device has bit lines BL, a plurality of plate lines PL, and a memory cell in which a variable cell resistance Rcell and an access transistor AT are connected in series between a corresponding plate line PL and a corresponding bit line BL.例文帳に追加

ビット線ＢＬと、複数のプレート線ＰＬと、可変セル抵抗ＲcellとアクセストランジスタＡＴを、対応するプレート線ＰＬとビット線ＢＬとの間に直列接続させているメモリセルを有する。 - 特許庁

Then, in a pre-charge period after the end of the active period, one bit line BL is driven to a power supply voltage VDD level from a write amplifier in accordance with write-in data or rewrite-in data, and data 1 are written.例文帳に追加

そして，アクティブ期間終了後のプリチャージ期間において，書き込みデータまたは再書き込みデータに応じてライトアンプから一方のビット線BLを電源電圧VDDレベルに駆動してデータ１を書き込む。 - 特許庁

At least one of a shroud Sh and a hub HU of the impeller 4 is formed so as to form a surface between blades BL which are disposed adjacently to each other as an inclining surface, and thereby, it is constituted in a step shape so as to contract a separation region of air.例文帳に追加

インペラ(4) のシュラウド(SH)とハブ(HU)の少なくとも一方を、隣り合うブレード(BL)の間が傾斜面になるように形成して、階段状に構成することにより、空気の剥離領域を小さくする。 - 特許庁

In the bit line pair BLP, the bit lines BL and /BL are formed using different metallic wiring layers so as to hold a magnetic tunnel junction part MTJ in a vertical direction.例文帳に追加

ビット線対ＢＬＰは、ビット線ＢＬおよび／ＢＬは、異なる金属配線層を用いて、磁気トンネル接合部ＭＴＪを上下方向に挟むように形成される。 - 特許庁