「CHAIN CIRCUIT」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

SCAN CHAIN CONNECTION METHOD OF SEMICONDUCTOR INTEGRATED CIRCUIT例文帳に追加

半導体集積回路のスキャンチェーン接続方法 - 特許庁

CHAIN TERMINAL AND INTERNAL TERMINAL OF CONNECTOR FOR CIRCUIT BOARD例文帳に追加

連鎖端子、および回路基板用コネクタの内部端子 - 特許庁

INPUT/OUTPUT CHARACTERIZATION CHAIN FOR INTEGRATED CIRCUIT例文帳に追加

集積回路のための入力／出力特徴付けチェーン - 特許庁

INTEGRATED CIRCUIT AND DEBUGGING METHOD OF DAISY-CHAIN-CONNECTED MONITOR CIRCUIT例文帳に追加

集積回路、及びデイジーチェーン接続モニタ回路のデバッグ方法 - 特許庁

This circuit is provided with a compactor chain 22 separately from a scan chain 21, and this compact chain compresses and takes in the data outputted from the first logical circuit 11 independent of the data of the above scan chain.例文帳に追加

スキャンチェーン（２１）とは別にコンパクタチェーン（２２）が設けられ、このコンパクタチェーンは、上記スキャンチェーンのデータとは無関係に第１論理回路（１１１）から出力されたデータを圧縮して取り込む。 - 特許庁

DATA HOLDING CIRCUIT, SCANNING CHAIN CIRCUIT, SEMICONDUCTOR INTEGRATED CIRCUIT AND ITS PROCESS DISPERSION DISCRIMINATING METHOD例文帳に追加

データ保持回路、スキャンチェーン回路、半導体集積回路およびそのプロセスばらつき判別方法 - 特許庁

REED-SOLOMON DECODER CIRCUIT OF A FORWARD DIRECTIONAL CHAIN SEARCH SYSTEM例文帳に追加

順方向のチェンサーチ方式のリードソロモンデコーダ回路 - 特許庁

METHOD FOR FORMING SCAN CHAIN AND METHOD FOR TESTING INTEGRATED CIRCUIT例文帳に追加

スキャンチェーンの形成方法および集積回路の試験方法 - 特許庁

The scan-designed synchronous circuit makes up a scan chain.例文帳に追加

スキャン設計された同期回路は、スキャンチェーンを構成する。 - 特許庁

CHAIN SEARCH CIRCUIT, ERROR CORRECTION DEVICE AND DISK DRIVER例文帳に追加

チェンサーチ回路、誤り訂正装置及びディスクドライブ装置 - 特許庁

CHAIN SEARCHING CIRCUIT AND ERROR CORRECTION ENCODING/ DECODING DEVICE USING THE SAME例文帳に追加

チェンサーチ回路及びこれを用いた誤り訂正符号復号装置 - 特許庁

DAISY CHAIN CIRCUIT, DISPLAY DEVICE, AND MULTI-DISPLAY SYSTEM例文帳に追加

デイジーチェイン回路、ディスプレイ装置、及びマルチディスプレイシステム - 特許庁

DELAY CIRCUIT, DELAY CONTROL CIRCUIT, VCO CIRCUIT, DELAY CHAIN CIRCUIT, PULSE WIDTH ADDING CIRCUIT AND LASER PRINTING ENGINE例文帳に追加

遅延回路、遅延制御回路、ＶＣＯ回路、ディレーチェーン回路、パルス幅付加回路、レーザ印画エンジン - 特許庁

PRINTED CIRCUIT BOARD AND METHOD OF MANUFACTURING THE SAME, AND PRINTED CIRCUIT BOARD SEMI-FABRICATED ITEM CHAIN例文帳に追加

プリント配線板及びその製造方法、プリント配線板半製品連鎖体 - 特許庁

To provide a daisy chain circuit capable of removing the limitation of the number of steps of a daisy-chain connected display device, and to provide a display device and a multi-display system provided with the daisy chain circuit.例文帳に追加

デイジーチェイン接続されるディスプレイ装置の段数の制限を無くすることができるデイジーチェイン回路、このデイジーチェイン回路を備えたディスプレイ装置、及びマルチディスプレイシステムを提供する。 - 特許庁

The LGLSI 1 has a DLL circuit composed of a clock phase comparator (CMP), a delay controller (Delay_CTL), and a delay chain (Delay_Chain).例文帳に追加

ＬＧＬＳＩ１は、クロック位相比較器（ＣＭＰ）、ディレイコントローラ（Ｄｅｌａｙ＿ＣＴＬ）、ディレイチェイン（Ｄｅｌａｙ＿Ｃｈａｉｎ）からなるＤＬＬ回路を具備する。 - 特許庁

Flip flops, a storage element inside a semiconductor integrated circuit, are connected in a chain shape to constitute a scan chain 101.例文帳に追加

半導体集積回路内部の記憶素子であるフリップフロップはチェーン状に接続されてスキャンチェーン１０１を構成している。 - 特許庁

To provide a terminal chain body capable of being collectively crimped to a flat circuit body even if a terminal pitch of the terminal chain body is small.例文帳に追加

端子ピッチが狭い端子連鎖体であってもフラット回路体に一括圧着することが可能な端子連鎖体を提供する。 - 特許庁

The SoC is provided with a scan chain in which a plurality of latch circuits are connected like a chain and which executes a scan test and a debug circuit 100 for designating the specific latch circuit configuring the scan chain for reading data while executing the scan test to the scan chain.例文帳に追加

ＳｏＣに、複数のラッチ回路がチェーン状に接続されたスキャンテストを実行するためのスキャンチェーンと、このスキャンチェーンに対するスキャンテストを実行しながらスキャンチェーンを構成する特定のラッチ回路を指定してデータを読み取るデバッグ回路１００とを備える。 - 特許庁

A semiconductor integrated circuit 100 has a scan chain 140, a scan flip-flop 110 formed on the scan chain 140, and a dummy block 120 formed on the scan chain 140.例文帳に追加

半導体集積回路１００は、スキャンチェーン１４０と、スキャンチェーン１４０上に形成されたスキャンフリップフロップ１１０と、スキャンチェーン１４０上に形成されたダミーブロック１２０と、を備える。 - 特許庁

To provide a bit-compressed test pattern to a scanning chain of a circuit under a test, and to handle test patterns of different scanning chain lengths when a decompressed test pattern thereof is applied to the scanning chain.例文帳に追加

テスト中回路中の走査チェーンにビットの圧縮したテストパターンを提供し、これが解凍されたテストパターンを走査チェーンに適用するに際して、異なる走査チェーンの長さのテストパターンを扱えるようにする。 - 特許庁

This device has such constitution that each latch circuit of a row address latch circuit and a column address latch circuit is connected by a scan-chain.例文帳に追加

この課題を解決するために、行アドレスラッチ回路及び列アドレスラッチ回路の各ラッチ回路をスキャンチェインで繋ぐ構成にした。 - 特許庁

The pseudo error signal generating circuit 30 has a scan chain circuit, a setting signal is set to this scan chain circuit, and a pseudo error signal is generated un accordance with this setting signal.例文帳に追加

擬似エラー信号発生回路３０は、スキャンチェーン回路を有し、このスキャンチェーン回路には設定信号がセットされ、この設定信号に応じて、擬似エラー信号を発生する。 - 特許庁

SCAN BASE ATPG TEST CIRCUIT AND TEST METHOD, AND SCAN CHAIN RECONFIGURATION METHOD例文帳に追加

スキャンベースＡＴＰＧテスト回路、テスト方法及びスキャンチェーン再配置方法 - 特許庁

This multiplier circuit includes a chain of N pieces of delay cells (130, 131, 132, 133 and 134).例文帳に追加

逓倍回路は、Ｎ個の遅延セル（１３０、１３１、１３２、１３３、１３４）のチェーンを含む。 - 特許庁

The status data are captured in a scan chain 12 given for a product test inside the circuit.例文帳に追加

状態データは回路内で製品テストのために与えられるスキャン・チェーン１２内に捕捉される。 - 特許庁

An inverter chain circuit includes a plurality of cascaded NMOS delay circuits 50.例文帳に追加

ＮＭＯＳディレイ回路５０が、複数個縦列接続されてインバータチェーン回路が構成される。 - 特許庁

A method, an integrated circuit and a system for implementing a secure chain of trust are disclosed.例文帳に追加

セキュアな信頼チェーンを実施するための方法、集積回路及びシステムが開示される。 - 特許庁

CIRCUIT AND METHOD FOR SPECIFYING FAULTY FLIP-FLOP IN SCAN CHAIN例文帳に追加

スキャンチェーンの不良フリップフロップ特定回路およびその特定方法 - 特許庁

To surely prevent a short circuit between terminal fittings when a carrier of a chain terminal is cut off.例文帳に追加

連鎖端子のキャリアを切断するに際して端子金具間の短絡を確実に防止する。 - 特許庁

In this manner, a secure chain of trust may be implemented for the programmable integrated circuit.例文帳に追加

このように、プログラム可能な集積回路に対してセキュアな信頼チェーンを実施することができる。 - 特許庁

To provide a chain search circuit that shourtens the time required for chain search without having to increase the number of gates of a multiplication result storage circuit, when conducting pipeline processing for quickening chain search.例文帳に追加

チェンサーチの高速化のためにパイプライン化を行う際に、乗算結果保持回路のゲート数を増加させることなく、チェンサーチに要する時間を短縮することができるチェンサーチ回路、誤り訂正装置及びディスクドライブ装置を提供する。 - 特許庁

The semiconductor memory device capable of performong a fast operation is provided with: a redundancy replacement discriminating circuit chain; a pseudo redundancy replacement discriminating circuit chain having almost the same delay time as the redundancy replacement discriminating circuit chain; and the redundancy replacement discriminating circuit operated with a minimum margin by outputting the redundancy discriminated result of the redundancy replacement discriminating circuit chain by an output of the pseudo redundancy replacement discriminating circuit chain.例文帳に追加

リダンダンシ置換判定回路チェーンと、リダンダンシ置換判定回路チェーンと略同一の遅延時間を有する擬似リダンダンシ置換判定回路チェーンとを設け、擬似リダンダンシ置換判定回路チェーンの出力によりリダンダンシ置換判定回路チェーンのリダンダンシ判定結果を出力することで最小のマージンで動作するリダンダンシ置換判定回路、及びこれを備え高速動作可能な半導体記憶装置が得られる。 - 特許庁

To provide a multiscreen display device capable of performing daisy chain connection of video display devices without restrictions, in a small circuit scale, with a simple configuration, and a daisy chain circuit for use in the multiscreen display device.例文帳に追加

回路規模を小さくかつ簡単な構成で、映像表示装置を無制限にデイジーチェーン接続することができるマルチスクリーン表示装置及びこれに用いるデイジーチェーン回路を提供する。 - 特許庁

An LSI has a scan chain comprising a plurality of SFF's between a buffer connected to the external terminal and an internal circuit, and inputs a test signal into the internal circuit of the LSI by utilizing the scan chain at the test mode time.例文帳に追加

ＬＳＩは、外部端子に接続されるバッファと内部回路と間に複数のＳＦＦからなるスキャンチェーンを有し、テストモード時には、このスキャンチェーンを利用してＬＳＩの内部回路にテスト信号を入力する。 - 特許庁

When performing a scan path test, a scan chain connects a plurality of first flip-flops included in a first circuit and a plurality of second flip-flops included in a second circuit in the form of a chain and operates as a shift register.例文帳に追加

スキャンチェーンは、スキャンパステストのときに、第１回路に含まれる複数の第１フリップフロップと、第２回路に含まれる複数の第２フリップフロップとを鎖状に接続してシフトレジスタとして動作する。 - 特許庁

To provide a semiconductor integrated circuit capable of specifying a failure spot in a scan chain in the semiconductor integrated circuit.例文帳に追加

半導体集積回路内のスキャンチェーン中の故障箇所を特定することができる半導体集積回路を提供する。 - 特許庁

The scan test circuit includes scan sub-chains, a scan chain selection circuit, and scan shift input terminals.例文帳に追加

スキャンサブチェーンと、スキャンチェーン選択回路と、スキャンシフト入力端子とを具備するスキャンテスト回路によって解決することができる。 - 特許庁

The semiconductor integrated circuit of the invention includes a scan chain circuit (20) and outcome evaluation circuits (30/31, 40, and 50).例文帳に追加

半導体集積回路は、スキャンチェーン回路（２０）と、結果評価回路（３０／３１，４０，５０）とを具備する。 - 特許庁

To generate a scan chain so that tests between a plurality of domains obtained by dividing one circuit are performed, relative to the test of an integrated circuit.例文帳に追加

集積回路の試験に関し、一つの回路を分割した複数の領域間の試験を行えるようにスキャンチェーンを生成すること。 - 特許庁

To provide a cooling structure of a driver circuit which can avoid occurrence of a chain of short-circuit faults with a simple configuration.例文帳に追加

簡素な構成にて、連鎖的な短絡故障の発生を回避することのできる駆動回路の冷却構造を提供する。 - 特許庁

The scan test circuit tests a semiconductor integrated circuit by inputting an input value into a scan chain formed in the semiconductor integrated circuit and comparing the output value of the scan chain output from an output terminal of the semiconductor integrated circuit with the input value.例文帳に追加

半導体集積回路に形成されたスキャンチェーンに入力値を入力し、半導体集積回路の出力端子から出力されるスキャンチェーンの出力値を入力値と比較することで、半導体集積回路の検査を行うスキャンテスト回路である。 - 特許庁

This semiconductor integrated circuit 1 has a logic circuit part comprising a user logic circuit 10, and a scan chain 11 for performing its scan test, and a memory part comprising a memory 40, a BIST circuit 20, and a scan chain 21 for performing its scan test.例文帳に追加

半導体集積回路１は、ユーザロジック回路１０及びそのスキャンテストを行うスキャンチェーン１１からなるロジック回路部と、メモリ４０、ＢＩＳＴ回路２０及びそのスキャンテストを行うスキャンチェーン２１からなるメモリ部とを有する。 - 特許庁

A micro computer (ASIC) comprises a scan chain for the LSSD scanning test, and a clock generating circuit 10 which generates a shift clock which has each latch circuit of the scan chain latch a test pattern and a clock for performing the test which imports the output of an circuit to be tested corresponding to the test pattern, and supplies them to the scan chain.例文帳に追加

マイクロコンピュータ（ＡＳＩＣ）に、ＬＳＳＤスキャンテストのためのスキャンチェーンと、テストパターンをスキャンチェーンの各ラッチ回路にラッチさせるためのシフト用クロックおよびテストパターンに対する被テスト回路の出力を取り込むためのテスト実行用クロックを生成し、スキャンチェーンに供給するクロック生成回路１０とを備える。 - 特許庁

This circuit is configured so as to have a scan chain configuration able to be made single line or separated two lines by interposing a selector 12 in an optional scan chain inside the hard macro 11.例文帳に追加

ハードマクロ１１の内部にある任意のスキャンチェーン中にセレクタ１２を介することにより、スキャンチェーン構成を１本としたり、切り離して２本としたりできる回路構成とする。 - 特許庁