「Clock gating」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

INTEGRATED CIRCUIT, CLOCK GATING CIRCUIT, AND METHOD例文帳に追加

集積回路、クロックゲート回路、および方法 - 特許庁

The clock gating state is the group of local clock LCi.例文帳に追加

クロックゲーティング状態は、ローカルクロックＬＣｉの集合である。 - 特許庁

As for clock gating analysis, such a concept that a " clock gating state" is newly introduced.例文帳に追加

本発明のクロックゲーティング解析では、あらたに「クロックゲーティング状態」という概念を導入している。 - 特許庁

The clock gating state indicates the state change of clock gating CGi at the same time.例文帳に追加

クロックゲーティング状態とは、同一時刻におけるクロックゲーティングＣＧｉ相互の状態変化をあらわしている。 - 特許庁

Then, the supply or stop of the clock signal to the Local Clock Domain 419, 420 and 421 is controlled by a Clock Gating Box 308 according to the generated gate signal.例文帳に追加

そして、生成されるゲート信号により、Local Clock Domain４１９、４２０、４２１に対するクロック信号の供給または停止をClock Gating Box３０８で制御する構成を特徴とする。 - 特許庁

The clock gating circuit addition part 56 arranges the second clock gating circuit, based on the second control signal and the number of circuit elements positioned in a stage subsequent to the second clock gating circuit.例文帳に追加

クロックゲーティング回路追加処理部５６は、第２の制御信号と、第２のクロックゲーティング回路よりも後段に位置する回路素子数と、に基づいて、第２のクロックゲーティング回路を配置する。 - 特許庁

A clock gating circuit 3 controls an output of a pulse of a clock signal CLK according to a clock gating signal CGS, and disables the clock gating signal CGS while the scan enable signal rises.例文帳に追加

クロックゲーティング回路３は、クロックゲーティング信号ＣＧＳに従いクロック信号ＣＬＫのパルスの出力を制御する一方、スキャンイネーブル信号が立ち上がっている間クロックゲーティング信号ＣＧＳを無効化する。 - 特許庁

A clock gating circuit 3b disables the clock gating signal CGS and reverses the clock signal CLK while the scan enable signal SCANEn rises.例文帳に追加

クロックゲーティング回路３ｂは、スキャンイネーブル信号ＳＣＡＮＥｎが立ち上がっている間クロックゲーティング信号ＣＧＳを無効化すると共にクロック信号ＣＬＫを反転させる。 - 特許庁

To insert a clock gating circuit into a portion unable to insert the clock gating circuit in the past, and to reduce an electric power consumption.例文帳に追加

従来クロックゲーティング回路を挿入できなかった箇所にクロックゲーティング回路を挿入し、より一層の低消費電力化を図ること。 - 特許庁

The gating cell GC has a latch circuit for latching an enable signal to activate an object of the clock gating in synchronization with a clock signal.例文帳に追加

そのゲーティングセルＧＣは、クロックゲーティングの対象を活性化させるイネーブル信号をクロック信号に同期してラッチするラッチ回路を備える。 - 特許庁

Furthermore, a clock gating validity control circuit 30 generates a gating permission signal 41 for controlling the validity/invalidity of the gating control signal 40, and the gating control signal 40 validated by the gating permission signal 41 controls the ON/OFF of the clock 50 from the clock generation circuit 60, and controls clock supply to the subordinate circuit 70.例文帳に追加

さらにクロックゲーティング有効制御回路３０は、ゲーティング制御信号４０の有効・無効を制御するゲーティング許可信号４１を発生し、ゲーティング許可信号４１により有効とされたゲーティング制御信号４０は、クロック発生回路６０からのクロック５０のＯＮ／ＯＦＦを制御し、従属回路７０へのクロック供給を制御する。 - 特許庁

Each of the plurality of clock gating circuits controls connection between the clock input and the scan flip-flops corresponding to the input gating setting data.例文帳に追加

複数のクロックゲーティング回路のそれぞれは、入力されたゲーティング設定データに応じて、クロック入力とスキャンフリップフロップとの接続を制御する。 - 特許庁

To facilitate adjustment of a clock skew by wiring a proper clock path which does not depend on the arrangement position of a clock gating circuit.例文帳に追加

クロックゲーティング回路の配置位置に依存しない適切なクロックパスを配線し、クロックスキューの調整の容易化を図ること。 - 特許庁

The digital noise filter circuit includes a gating clock generation circuit which compares the logical level of an input signal and an output signal, and supplies a gating clock if the logical levels do not match each other otherwise stops supply of the gating clock, and a noise filter circuit which is supplied with the gating clock as an operation clock and produces an output signal by removing noise from an input signal.例文帳に追加

入力信号と出力信号との論理レベルを比較し、両者が不一致の場合にゲーティングクロックを供給し、一致の場合にゲーティングクロックの供給を停止するゲーティングクロック生成回路と、ゲーティングクロックが動作クロックとして供給され、入力信号のノイズを除去して出力信号として出力するノイズフィルタ回路と、を備える。 - 特許庁

The plurality of clock gating circuits are chain-connected in series, and gating setting data are serially input via the chain connection.例文帳に追加

複数のクロックゲーティング回路は直列にチェーン接続され、チェーン接続を介してゲーティング設定データがシリアル入力される。 - 特許庁

The cumulative addition circuit includes an addition circuit, a counter, and a clock gating control circuit.例文帳に追加

累積加算回路は、加算回路と、カウンタと、クロックゲーティング制御回路とを備える。 - 特許庁

To improve the design efficiency of a semiconductor integrated circuit using a clock gating method.例文帳に追加

クロックゲーティング手法を用いた半導体集積回路の設計効率を向上させること。 - 特許庁

A clock gating cell 9 outputs only the reference clock PS0 which has started up when the carry signal C-SEL is the H level as an operating clock BCLK.例文帳に追加

クロックゲーティングセル９は、キャリー信号Ｃ−ＳＥＬがＨレベルのときに立ち上がった基準クロックＰＳ０のみを、動作クロックＢＣＬＫとして出力する。 - 特許庁

The power consumption calculating means calculates a first power consumption and a second power consumption when clock gating cells are arranged on the sides of a clock source and a clock sink on a clock line.例文帳に追加

消費電力算出手段は、クロック線上における、クロックゲーティングセルをクロックソース側及びクロックシンク側に配置した場合の第１及び第２の消費電力を算出する。 - 特許庁

To provide a semiconductor integrated circuit capable of testing a clock enable logic and a clock gating cell without necessitating a separate flip-flop for testing (operation of) a combination circuit constituting an enable logic of a clock gating.例文帳に追加

本発明は、クロックゲーティングのイネーブルロジックを構成する組合せ回路部（動作）試験用のフリップフロップを別個に必要とせずにクロックイネーブルロジック及びクロックゲーティングセルを試験可能な半導体集積回路を提供することを目的とする。 - 特許庁

To provide a device automatically generating a circuit diagram information performed with clock gating so as to reduce a burden on a designer when applying the clock gating to a circuit when designing the circuit.例文帳に追加

回路を設計するに当たり、回路にクロックゲーティングを施す際の設計者の負担を軽減することを目的とし、自動的にクロックゲーティングされた回路図情報を生成する装置を提供する。 - 特許庁

The layout device for arranging and wiring a circuit part in the semiconductor integrated circuit based on circuit information is equipped with a means for recognizing the clock gating circuit inserted in a clock line, a means for arranging circuit parts except for the recognized clock gating circuit and a means for arranging the clock gating circuit and structuring a clock tree while adjusting clock skew in consideration of low electric power consumption.例文帳に追加

回路情報に基づいて半導体集積回路内の回路部分の配置・配線を行うレイアウト装置であって、クロックラインに挿入されているクロックゲーティング回路を認識する手段と、認識されたクロックゲーティング回路以外の回路部分の配置を行う手段と、クロックゲーティング回路の配置およびクロックツリー構築を、低消費電力化を考慮した上でクロックスキューを調整しつつ実施する手段とを備える。 - 特許庁

A clock gating control circuit 3 is interposed between a low-order digit counter 1 and a high-order digit counter 2.例文帳に追加

下位桁カウンタ１と上位桁カウンタ２との間には、クロックゲーティング制御回路３が介挿されている。 - 特許庁

To reduce standby power, or to suppress a malfunction, in a logic circuit where clock gating is performed.例文帳に追加

クロックゲーティングを行う論理回路において、待機電力を低減すること又は誤動作を抑制すること。 - 特許庁

To resolve the problem that a state that a common bus is not accessed by any bus master is reduced and an effect of clock gating is small in the case that a clock gating technology of busses is introduced in a computer system provided with a plurality of processors.例文帳に追加

複数のプロセッサを備えた計算機システムにおいて、バスのクロックゲーティング技術を導入した場合、どのバスマスタからも、共通バスがアクセスされてない状態は少なく、クロックゲーティングの効果が薄いこと。 - 特許庁

At least one two-input buffer for inputting a clock signal and the output signal of a gating circuit is inserted on the post-stage of the gating circuit directly driving an element to supply a clock and by connecting a fixed value signal to a terminal, to which the clock signal is directly connected, inside the gating circuit, to which the clock signal is directly connected, logically equivalent conversion is performed.例文帳に追加

被クロック供給素子を直接駆動しているゲーティング回路の後段に、クロック信号とゲーティング回路の出力信号を入力とする二入力バッファーを少なくとも１個以上挿入し、クロック信号が直接接続されているゲーティング回路の中でクロック信号が直接接続されていた端子に固定値信号を接続することで、論理的に等価な変換を行う。 - 特許庁

If the first and second simulation results are matched, the target module is subjected to clock gating.例文帳に追加

そして、第１および第２のシミュレーション結果が一致する場合に、クロック・ゲーティングの適用対象に決定する。 - 特許庁

The clock gating control circuit receives the carry signal from the addition circuit, and receives the count value from the counter.例文帳に追加

クロックゲーティング制御回路は、加算回路から桁上げ信号を受け取り、且つ、カウンタからカウント値を受け取る。 - 特許庁

To provide an electronic circuit capable of performing clock gating that copes with both edge clocks, while simplifying the circuit.例文帳に追加

回路を簡略化しつつ、両エッジクロックに対応したクロックゲーティングをすることが可能な電子回路を提供する。 - 特許庁

The clock tree generating means arranges a clock gating cell on the clock line according to the arranging way on the side determined to have smaller power consumption by comparing the first power consumption and the second power consumption.例文帳に追加

クロックツリー生成手段は、第１及び第２の消費電力の比較により、消費電力が小さいと判定された方の配置の仕方で、クロックゲーティングセルをクロック線上に配置する。 - 特許庁

To provide a clock distribution circuit capable of preventing a timing violation from occurring on a path including a clock gating signal even in a case where an operational condition is strict.例文帳に追加

動作条件が厳しい場合でも、クロックゲーティング信号を含む経路のタイミング違反の発生を防ぐことができるクロック供給回路を提供する。 - 特許庁

A clock gating circuit 330 supplies a clock CLK3 to a signal line 337 only while a valid flag (signal line 316) shows validity.例文帳に追加

クロックゲーティング回路３３０は、有効フラグ（信号線３１６）が有効であることを示している間のみクロックＣＬＫ３を信号線３３７に供給する。 - 特許庁

Furthermore, the clock distribution circuit 1 includes an OR circuit 18 for controlling the clock gating signal generated by a combination circuit 16 on the basis of the estimation result of the monitor circuit 17 and a clock gating circuit 12 which distributes clock signals or stops distributing clock signals on the basis of the output signal of the OR circuit 18.例文帳に追加

さらに、クロック供給回路１は、モニタ回路１７の推定結果に基づいて、組合せ回路１６により生成されたクロックゲーティング信号を制御するＯＲ回路１８と、ＯＲ回路１８の出力信号に基づいて、クロック信号を供給又はクロック信号の供給を停止するクロックゲーティング回路１２とを有する。 - 特許庁

To output an initial value of a logic circuit to be initialized to a logic circuit in the subsequent stage even in a clock-gating state.例文帳に追加

クロックゲーティング状態にあるときにも、初期化対象の論理回路の初期値を後段の論理回路に出力する。 - 特許庁

To provide a design method for achieving the low power consumption with higher efficiency using a clock gating circuit.例文帳に追加

クロックゲーティング回路を使用した、より効率的な低消費電力化を実現するための設計方法を提供する。 - 特許庁

A special insertion part 5 inserts a selector circuit for selecting the enable signal when a delay dispersion value of an integrated circuit is the upper limit value of delay dispersion or less, and for selecting a signal of fixing the clock gating circuit in a clock signal passing state, and the clock gating circuit with a selector comprising the clock gating circuit with a signal selected by the selector circuit input into an enable input terminal.例文帳に追加

特別挿入部５により、集積回路の遅延ばらつき値が遅延ばらつき上限値以下であるときにイネーブル信号を選択し、そうでないときには、クロックゲーティング回路をクロック信号が通過する状態に固定する信号を選択するセレクタ回路と、そのセレクタ回路により選択された信号がイネーブル入力端子に入力されるクロックゲーティング回路からなる、セレクタ付きクロックゲーティング回路を挿入する。 - 特許庁

When the count value of the low-order digit counter 1 becomes "7" and digits should be carried, the clock gating control circuit 3 passes the next clock CLK and supplies it to the high-order digit counter 2 as a clock CLKa.例文帳に追加

クロックゲーティング制御回路３は、下位桁カウンタ１のカウント値が「７」となって桁上げを行うべきとき、次のクロックＣＬＫを通過させ、クロックＣＬＫａとして上位桁カウンタ２へ供給する。 - 特許庁

When the asynchronous reset signal output from the synchronizer 10 is input to a clock enable terminal, and the clock input signal "clk" is input to the clock input terminal, a gating cell 20 outputs a clock signal "clock" to the object logic circuit 100.例文帳に追加

ゲーティングセル２０は、クロックイネーブル端子に、シンクロナイザ１０から出力された非同期リセット信号が入力され、クロック入力端子に、クロック入力信号ｃｌｋが入力されると、対象論理回路１００にクロック信号ｃｌｏｃｋを出力する。 - 特許庁

A designing method for a semiconductor integrated circuit according to the present invention comprises the steps of: newly connecting a clock-gated insertion FF between a clock-gated front stage FF and a clock-gated subsequent stage FF; and determining a clock gating cell to be inputted into the insertion FF depending on types of the clock-gating cells corresponding to the front stage FF and the subsequent stage FF.例文帳に追加

本発明は、クロックゲーティングされた前段ＦＦと後段ＦＦとの間に新たに、クロックゲーティングされた挿入ＦＦを接続する半導体集積回路の設計方法であって、前段ＦＦ、後段ＦＦに対応したクロックゲーティングセルのタイプに応じて、挿入ＦＦに入力するクロックゲーティングセルを決定する半導体集積回路の設計方法である。 - 特許庁

The layout device 51 includes an enable signal generation part 55, and a clock gating circuit addition part 56.例文帳に追加

本発明にかかるレイアウト装置５１は、イネーブル信号生成処理部５５と、クロックゲーティング回路追加処理部５６とを備えている。 - 特許庁

To provide a semiconductor integrated circuit, wherein optimum timing of clock gating is achieved while reducing current consumption.例文帳に追加

消費電流を低減しつつ、クロックゲーティングのタイミングの適正化を図ることが可能な半導体集積回路を提供する。 - 特許庁

In the layout method for a semiconductor integrated circuit, logic synthesis is performed without inserting at least one of the clock gating cells to be inserted in the semiconductor integrated circuit, the cells are laid out based on a result of the logic synthesis, the clock gating cell not inserted in the logic synthesis is inserted after the cell layout, and the inserted clock gating cell is laid out to construct a clock tree.例文帳に追加

本発明にかかるレイアウト方法は、半導体集積回路のレイアウトを行うレイアウト方法であって、半導体集積回路に挿入するクロックゲーティングセルのうち、少なくとも１つのクロックゲーティングセルを挿入せずに論理合成を行い、論理合成の結果に基づいて、セルの配置を行い、セルの配置後に、論理合成において挿入しなかったクロックゲーティングセルを挿入し、挿入したクロックゲーティングセルを配置し、クロックツリーの構築を行う。 - 特許庁

To provide a semiconductor integrated circuit and its layout design method, capable of performing a layout design with a small workload even when an FF group to which clock gating is not carried out and another FF group to which clock gating is carried out exist at once at performing the layout design of the semiconductor integrated circuit.例文帳に追加

半導体集積回路のレイアウトに際し、クロックゲーティングされたＦＦ群とクロックゲーティングされないＦＦ群が混在した場合においても、少ない処理量でレイアウトすることができる半導体集積回路およびそのレイアウト方法を提供する。 - 特許庁

The clock gating control circuit activates only clock supply to the active register by referring to the count value received from the counter, and deactivates clock supply other than that.例文帳に追加

桁上げ信号が活性化された場合、クロックゲーティング制御回路は、カウンタから受け取ったカウント値を参照することによって、活性レジスタへのクロック供給だけを活性化し、それ以外のクロック供給を非活性化する。 - 特許庁

Power consumption is reduced because the gating clock is stopped when the logical levels of an input signal and an output signal match each other.例文帳に追加

入力信号と出力信号の論理レベルが一致しているときにゲーティングクロックを停止するので消費電力が低減できる。 - 特許庁