「Digital clock」に関連した英語例文の一覧と使い方(4ページ目) - Weblio英語例文検索

A clock signal CK or CKX is generated based on input digital signals as a recovered clock signal through loop processing of the sampler 20 and the clock generator 30.例文帳に追加

サンプラ部２０およびクロック生成部３０によるループ処理により、入力デジタル信号に基づいて復元されたクロック信号として、クロック信号ＣＫまたはＣＫＸが生成される。 - 特許庁

The clock for conversion supply sections 115 and 116 generate a clock for conversion being supplied to the analog/digital conversion section 120 while switching between first and second clock periods.例文帳に追加

変換用クロック供給部１１５，１１６は、アナログ・デジタル変換部１２０に供給する変換用クロックを、第１のクロック周期と第２のクロック周期で切り替えて生成させる。 - 特許庁

There are disclosed clock control circuits 705, 710, 715 for selectively applying a clock signal to a digital processing component 100 wherein the clock signal is capable of being changed to a plurality of operating frequencies.例文帳に追加

複数の動作周波数に変更することができるクロック信号を選択的にデジタル処理コンポーネント（１００）に加えるクロック制御回路（７０５，７１０，７１５）が開示される。 - 特許庁

To provide a digital phase comparator that has accuracy not deteriorated even when the comparator adopts a low clock frequency and an output clock of a clock oscillator is synchronous with a signal of a phase comparison object.例文帳に追加

クロック周波数が高くなくても、またクロック発振器の出力クロックが位相比較対象の信号と同期した場合でも精度の低下がないデジタル位相比較器を提供する。 - 特許庁

To provide high-speed mixed analog/digital PRML data detection, and to provide a clock recovery apparatus.例文帳に追加

高速混成アナログ/デジタルＰＲＭＬデータ検出及びクロック復元装置を提供すること。 - 特許庁

The clock generation circuit 26 supplies clocks of a predetermined speed to the digital load circuit 27.例文帳に追加

クロック発生回路２６は、負荷デジタル回路２７に対して、所定の速度のクロックを供給する。 - 特許庁

A clock generation circuit is composed by subordinately connecting a digital PLL circuit and an analog one.例文帳に追加

クロック生成回路をディジタルＰＬＬ回路とアナログＰＬＬ回路の縦属接続で構成する。 - 特許庁

To provide an analog/digital converter with improved performance when clock noise interference is present.例文帳に追加

クロック雑音干渉が存在するときの性能を改善したアナログ／デジタルコンバータを提供する。 - 特許庁

The digital clock circuit 11 includes at least one pair of parallel arithmetic circuits 11a, 11b.例文帳に追加

デジタルロジック回路１１は、少なくとも一対の並列演算回路１１ａ、１１ｂを有している。 - 特許庁

ADAPTIVE VOLTAGE SCALING CLOCK GENERATOR FOR USE IN DIGITAL PROCESSING COMPONENT AND METHOD OF OPERATING THE SAME例文帳に追加

デジタル処理コンポーネント内で使用する適応電圧スケーリングクロック発生器およびその操作方法 - 特許庁

A wireless device comprises PLL10 for clock generation of a digital baseband unit 1-1.例文帳に追加

無線装置は、デジタルベースバンド部１−１のクロック生成用のＰＬＬ１０を含む構成である。 - 特許庁

To obtain a clock which is phase synchronized to reproduced digital data without being affected by environmental changes.例文帳に追加

環境変化の影響を受けることなく、再生されたデジタルデータに位相同期したクロックを得る。 - 特許庁

To obtain a clock phase-synchronized with a reproduced digital data without being influenced by environmental changes.例文帳に追加

環境変化の影響を受けることなく、再生されたデジタルデータに位相同期したクロックを得る。 - 特許庁

Synchronously with the reproduced transmission clock signal, the digital audio data are inputted to a sampling rate converter 66.例文帳に追加

デジタル音声データが、再生伝送クロック信号に同期して、サンプリングレートコンバータ66に入力される。 - 特許庁

EQUIPHASE MULTI-PHASE CLOCK SIGNAL GENERATOR CIRCUIT AND SERIAL DIGITAL DATA RECEIVING CIRCUIT USING THE SAME例文帳に追加

等位相多相クロック信号発生回路およびそれを用いたシリアルディジタルデータ受信回路 - 特許庁

To obtain a stable synchronous clock by improving output jitter in a digital phase-locked loop circuit.例文帳に追加

ディジタル位相同期ループ回路において出力ジッタを改善して安定な同期クロックを得ること。 - 特許庁

The jitter buffer means controls digital sound data on the basis of the clock correction value.例文帳に追加

そして、ジッタバッファ手段は、クロック補正値に基づいてデジタル音声データの出力を制御する。 - 特許庁

RECEIVER FOR RECEIVING EMERGENCY WARNING IN DIGITAL TERRESTRIAL TELEVISION BROADCASTING AND CLOCK WITH THE SAME例文帳に追加

地上デジタルテレビジョン放送における緊急速報を受信する受信機及び受信機付き時計 - 特許庁

A power control circuit generates an oscillator power signal, a clock power signal and a digital power signal.例文帳に追加

電力制御回路は、発振器パワー信号、クロックパワー信号及びデジタルパワー信号を発生する。 - 特許庁

DIGITAL VIDEO INTERFACE EQUIPPED WITH BIDIRECTIONAL HALF-DUPLEX CLOCK CHANNEL USED AS AUXILIARY DATA CHANNEL例文帳に追加

補助データチャネルとして用いられる双方向半二重クロックチャネルを備えたデジタルビデオインタフェース - 特許庁

DIGITAL VCO, VCO CIRCUIT, PLL CIRCUIT, INFORMATION RECORDING DEVICE AND SYNCHRONIZING CLOCK SIGNAL GENERATING METHOD例文帳に追加

ディジタルＶＣＯ、ＶＣＯ回路、ＰＬＬ回路、情報記録装置及び同期クロック信号生成方法 - 特許庁

To obtain a small-sized and inexpensive burst data receiver which maintains high clock accuracy and a function of absorbing the jitters of a selected clock of a digital PLL (phase-locked loop).例文帳に追加

高いクロック精度とディジタルＰＬＬの選択クロックのジッタ吸収機能とを維持しつつ、小型で低価格のバーストデータ受信装置を得る。 - 特許庁

A device acquires time data from the clock 52 of a personal computer 50, and also acquires time data from the built-in clock 30 of a digital camera 10.例文帳に追加

パーソナルコンピュータ５０の時計５２から時刻データを取得すると共に、デジタルカメラ１０の内蔵時計３０から時刻データを取得する。 - 特許庁

A mapping unit 74 and a digital filter 75 and a D/A conversion unit 76 perform processing in accordance with the clock selected by the clock selection unit 93.例文帳に追加

マッピング部７４、デジタルフィルタ７５及びＤ／Ａ変換部７６は、クロック選択部９３で選択されるクロックに従って処理を行う。 - 特許庁

To provide a clock phase adjustment circuit that adjusts the phase of a sampling clock for an analog/digital converter so that a phase deviation between the sampling clock for analog/digital converter and an analog input signal is zeroed and a sampling point comes to the center point of the analog input signal.例文帳に追加

Ａ／Ｄ変換のサンプリングクロックとアナログ入力信号との位相ずれが０となるとともに、サンプリング点がアナログ入力信号の中心点となるようにクロックの位相調整を行うクロック位相調整回路を提供すること。 - 特許庁

To provide a method for correcting received sample clock timing by which proper correction of the received sample clock timing can be executed by accurately measuring an error between the received sample clock timing and ideal received sample clock timing, and to provide a digital signal receiver.例文帳に追加

受信サンプルクロックタイミングと理想の受信サンプルクロックタイミングとの誤差を正確に測定し、受信サンプルクロックタイミングの適正な補正が可能な受信サンプルクロックタイミング補正方法及びデジタル信号受信機を提供すること。 - 特許庁

A reference clock signal CLK of a digital video signal is multiplied with a predetermined constant "K" to generate a carrier clock signal CLKout by a multiplexer 11 of a transmitting part 10, a parallel digital video signal is converted into a serial digital signal on the basis of the carrier clock signal CLKout, and this serial digital signal is converted into an optical signal and transmitted by an optical transmitting part 12.例文帳に追加

送信部１０のマルチプレクサ１１で、デジタル映像信号の基準クロック信号ＣＬＫを所定数“Ｋ”倍して搬送用クロック信号ＣＬＫoutを生成し、この搬送用クロック信号ＣＬＫoutに基づいてパラレルデジタル映像信号をシリアルデジタル信号に変換し、これを光送信部１２で光信号に変換して送信する。 - 特許庁

Digital video data having a video carrier clock are transmitted through a video data transmission line LV, and digital audio data having a first audio carrier clock are transmitted through an audio data transmission line LA.例文帳に追加

映像搬送クロックを有するデジタル映像データは映像データ伝送路ＬＶにて伝送され、第１の音声搬送クロックを有するデジタル音声データは音声データ伝送路ＬＡにて伝送される。 - 特許庁

Therefore, if the frequency of the digital input signal is changed, a clock suited to the frequency is generated so as to improve the generality of the digital signal processing unit and the clock generation circuit.例文帳に追加

したがって、デジタル入力信号の周波数が変わっても、その周波数に適合するクロックを生成し、デジタル信号処理ユニットおよびクロック生成回路の汎用性を向上させることができる。 - 特許庁

This clock generation circuit 10 is so formed that a main signal processing circuit 40 of a digital signal processing unit 100 supplies a clock CLK used for processing a digital input signal SA.例文帳に追加

本発明のクロック生成回路において、クロック生成回路１０は、デジタル信号処理ユニット１００の主信号処理回路４０がデジタル入力信号ＳＡの処理に用いるクロックＣＬＫを供給する。 - 特許庁

A digital clock with the functions of reversing and displaying the time or the like of the digital display clock is provided, so that it can be switched to normal display of time and reversed display by a switch.例文帳に追加

デジタル表示時計の時刻などの表示を反転して表示させる機能を付けて、スイッチで通常の時刻などの表示と反転させた表示とに切り替えて使用が出来るようにする。 - 特許庁

A digital filter output is punched out by a sampler 3 that performs hold outputting by an output clock of a digital VOC 7, and an oscillation frequency of the digital VCO 7 is controlled through a phase comparator 5 and a loop filter, thereby configuring the digital PLL.例文帳に追加

デジタルフィルタ出力は、デジタルVCO７の出力クロックによりホールド出力するサンプラ３により打ち抜き、位相比較器５、ループフィルタ６を通ってデジタルVCO７の発振周波数を制御することでデジタルPLLを構成する。 - 特許庁

By the digital-analog converter 11, an audio digital data signal from the DSP 16 is processed by using the frequency dividing clock pulse produced in the frequency divider 29.例文帳に追加

ディジタル−アナログ変換器11は、分周器29の生成した分周クロックパルスを用いて、ＤＳＰ16からのオーディオディジタルデータ信号を処理する。 - 特許庁

To provide a digital broadcast receiver that utilizes a received digital broadcast signal so as to automatically adjust a time of a built-in clock.例文帳に追加

受信したデジタル放送信号を利用して内蔵の時計の時刻を自動的に調整可能なデジタル放送受信機を提供することである。 - 特許庁

Each digital-analog converter receives the digital input signal and a clock signal corresponding to the sampling rate of the received input signal.例文帳に追加

各デジタルアナログ変換器は、デジタル入力信号および受信された入力信号のサンプリングレートに対応するクロック信号とを受信する。 - 特許庁

In a DA converter 4 for receiving a digital signal S0b from the digital signal processing unit 3, a clock signal S3 is further subjected to delay compensation.例文帳に追加

さらに、デジタル信号処理部３からのデジタル信号Ｓ０ｂを受けるＤＡコンバータ４においても、クロック信号Ｓ３に遅延補償する。 - 特許庁

The analog/digital converter circuit captures an analog input A100 at the 1st clock and executes/completes the analog/digital conversion at 2 to (N+1) sets of clocks.例文帳に追加

ＡＤ変換回路は、クロックの１個目でアナログ入力Ａ１００を取りこみ、２〜Ｎ＋１個のクロックでＡＤ変換を実施・完了する。 - 特許庁

Clocks generated in a clock generating circuit 11 are inputted to the analog-to-digital converting circuit 15 as sampling clocks and analog-to-digital conversions are performed for every sampling clock in the circuit 15 and the converted digital signal is outputted to a memory 16 to be stored.例文帳に追加

アナログ−ディジタル変換回路１５にはクロック発生回路１１で生成したクロックがサンプリングクロックとして入力され、サンプリングクロック毎にアナログ−ディジタル変換が行われ、変換されたディジタル信号は、メモリ１６に出力され、記憶される。 - 特許庁

An fh synchronizing system clock signal synchronized with a horizontal synchronizing signal fh is generated by a horizontal synchronization digital PLL circuit 13 from a digital video signal from analog-to-digital converter(ADC) 11.例文帳に追加

たとえば、ＡＤＣ１１からのデジタル映像信号より、水平同期デジタルＰＬＬ回路１３によって、水平同期信号ｆｈに同期したｆｈ同期システムクロック信号を生成する。 - 特許庁

To demodulate audio data by selecting one of a plurality of digital audio signals and receiving a digital audio signal according to a clock signal generated from the selected one digital audio signal.例文帳に追加

複数のデジタルオーディオ信号から１つを選択し、選択された１つのデジタルオーディオ信号から生成されたクロック信号に基いてデジタルオーディオ信号を受信し、オーディオデータを復調する。 - 特許庁

A lower-speed digital baseband signal is multiplexed with the higher-speed digital baseband signal after being phase-modulated correspondingly to a clock signal regenerated from the higher-speed digital baseband signal.例文帳に追加

低速側デジタルベースバンド信号に対して高速側デジタルベースバンド信号から再生したクロック信号に応じて位相変調を加えてから高速側デジタルベースバンド信号と多重化する。 - 特許庁

A determination unit (CLK_CNT, RW_DECODE) determines a digital interface standard to which the data word transmitted in clock cycles of the clock signals according to the number of the clock cycles of the clock signals (the interrupt permission signal is in a predetermined value in the clock cycles) conforms.例文帳に追加

決定ユニット（ＣＬＫ＿ＣＮＴ、ＲＷ＿ＤＥＣＯＤＥ）は、クロック信号のクロックサイクル（これらのクロックサイクルの間は、割り込み許可信号は所定の値にある）の数に応じて、これらのクロックサイクルの間に伝送されたデータワードが準拠しているデジタルインターフェース標準を決定する。 - 特許庁

In a transmission side chip 30, a counter 34 outputs a count value obtained by up-counting the eight-multiplied clock CK8 of a clock CLK to a digital comparator 35.例文帳に追加

送信側チップ３０において、カウンタ３４は、クロックＣＬＫの８逓倍クロックＣＫ８をアップカウントして得たカウント値をデジタルコンパレータ３５へ出力する。 - 特許庁

To provide a clock distribution device capable of executing clock distribution in a digital system by using an RF signal in a high frequency area such as a band of several GHz to several-tens GHz.例文帳に追加

数GHz から数十GHz 帯域等の高周波領域のＲＦ信号を用いてデジタルシステムにおけるクロック分配を実現するクロック分配装置の提供。 - 特許庁

A position information acquiring unit 15 acquires position information on a position where a digital camera 10 locates, and a clock unit 20 acquires clock information in the acquired position.例文帳に追加

デジタルカメラ１０が位置する位置情報を位置情報取得部１５で取得し、この取得された位置に於ける時間情報を時計部２０で取得する。 - 特許庁