「Digital clock」に関連した英語例文の一覧と使い方(8ページ目) - Weblio英語例文検索

To provide a digital circuit capable of preliminarily avoiding troubles such as the malfunction of an LSI even when noises are mixed into a clock.例文帳に追加

クロックにノイズが混入した場合でも、ＬＳＩの誤動作などのトラブルを未然に回避できるデジタル回路を提供する。 - 特許庁

The transmission and reception device 5 converts the converted transmission digital baseband signal into a transmission analog baseband signal on the basis of the clock signal.例文帳に追加

送受信装置５は、変換された送信デジタルベースバンド信号をクロックに基づいて送信アナログベースバンド信号に変換する。 - 特許庁

The transmission and reception device 5 converts the converted reception analog baseband signal into a reception digital baseband signal on the basis of a clock signal.例文帳に追加

送受信装置５は、変換された受信アナログベースバンド信号をクロックに基づいて受信デジタルベースバンド信号に変換する。 - 特許庁

To actualize a digital PLL circuit which can generate a clock signal, whose phase and frequency are stable and suppress generation of jitters.例文帳に追加

位相と周波数が安定したクロック信号を生成でき、ジッタの発生を抑制できるディジタルＰＬＬ回路を実現する。 - 特許庁

DIGITAL SYSTEM, CLOCK SIGNAL CONTROL METHOD FOR THE SAME AND RECORDING MEDIUM STORING PROCESSING PROGRAM TO BE RUN BY THE METHOD例文帳に追加

デジタルシステム、デジタルシステムのクロック信号調整方法および、その調整方法で実行する処理プログラムを記録した記録媒体 - 特許庁

A phase comparator 2 outputs a phase error signal by comparing the reference point of the digital reproduced signal with the phase of the clock signal.例文帳に追加

位相比較器２はデジタル再生信号の基準点とクロック信号との位相を比較し、位相誤差信号を出力する。 - 特許庁

A synthetic video signal SIG is converted into a digital input signal IN at an ADC 10 according to a clock signal CLK.例文帳に追加

合成映像信号ＳＩＧは、クロック信号ＣＬＫに従ってＡＤＣ１０でディジタルの入力信号ＩＮに変換される。 - 特許庁

A latch circuit 105 latches digital data by the rising and falling of the delay clock that has been output from the data selector 104.例文帳に追加

ラッチ回路１０５は、デジタルデータをデータセレクタ１０４から出力された遅延クロックの立ち上がり及び立ち下りでラッチする。 - 特許庁

To provide a solid-state imaging element using an ADC (Analog to Digital Converter) circuit in which the frequency of a clock signal for the count of ADC is reduced.例文帳に追加

ＡＤＣのカウント用クロック信号の周波数を低下させたＡＤＣ回路を用いた固体撮像素子を提供する。 - 特許庁

The quartz vibrators 11, 12 are connected to the IC 9 to generate a system clock for the digital process of the input signal.例文帳に追加

復調ＩＣ９は、信号のデジタル処理用のシステムクロックを発生するために水晶振動子１１，１２が接続されている。 - 特許庁

To provide a device that automates adjustment of the frequency and the phase of a sampling clock, when a digital video signal is employed.例文帳に追加

映像信号をデジタル信号とするときのサンプリングクロックの周波数及び位相の調整を自動化する装置の提供。 - 特許庁

To solve the problem that a continuous time output stage of a DAC (digital to analog converter) requires a method of minimizing inter-symbol interference and improving effects of clock characteristics.例文帳に追加

ＤＡＣの連続時間ステージは インターシンボル干渉とクロック特性効果の減少をさせる改善が必要とする。 - 特許庁

Such modulated clock Q is integrated, thereby converting a digital value of 5 bits including the code into the analog voltage.例文帳に追加

このような変調を受けたクロックＱを積分することにより、符号を含めた５ビットのディジタル値をアナログ電圧に変換できる。 - 特許庁

A register 14 acquires digital data stored inside the buffer 13 by one unit in synchronous with an output control clock CK15.例文帳に追加

レジスタ１４は出力制御クロックＣＫ１５に同期して、バッファ１３内部に格納したデジタルデータを１単位ごとに取り込む。 - 特許庁

Then, a transmitting circuit 103 with a mask transmits a clock signal from a self transmitting circuit 104 to a digital potentiometer 107.例文帳に追加

すると、マスク付発信回路１０３は、自己発信回路１０４からのクロック信号をデジタルポテンショメータ１０７に発信する。 - 特許庁

Blocks B1, B2 ΣΔ-modulates an input signal value X1(Z) of a digital value by a pipeline processing with a predetermined clock.例文帳に追加

ブロックＢ１，Ｂ２は、所定のクロック下で、デジタル値の入力信号値Ｘ１（Ｚ）のΣΔ変調をパイプライン処理で行う。 - 特許庁

To actualize a measure to prevent jamming caused by components and harmonic frequencies of a reference clock at low cost in an analog/digital common use tuner.例文帳に追加

アナログ／デジタル共用チューナにおいて、低コストで基準クロックの成分及び高調波による妨害対策を実現する。 - 特許庁

To determine the arrival time of reply packet from a receiving end terminal in higher accuracy than that of a sampling clock in digital processing.例文帳に追加

受信先端末からの返信パケットの到着時刻をディジタル処理におけるサンプリング・クロックよりも高い精度で判別する。 - 特許庁

The diffusion clock signal whose oscillation source is an SSCG 29 is transmitted as a timing signal to a digital image processing part 25.例文帳に追加

ディジタル画像処理部２５には、ＳＳＣＧ２９を発振源とした拡散クロック信号がタイミング信号として送信される。 - 特許庁

To provide the digital signal processing circuit which can obtain optimum frequency characteristics without adjusting the phase of a sampling clock.例文帳に追加

サンプリングクロックの位相を調整することなく、最適な周波数特性を得ることができるデジタル信号処理回路を提供する。 - 特許庁

The binarizing part 14 and the sampling part 15 determine the polarity of IF signals, perform sampling by a fixed clock and generate digital signals.例文帳に追加

二値化部１４とサンプリング部１５は、ＩＦ信号の極性を判定し、一定クロックでサンプリングしてディジタル信号を生成する。 - 特許庁

When the infrared signal corresponding to the present time is made incident on a remote control light receiving part 18, a digital camera 10 modulates the infrared signal into an electrical digital signal and outputs the the electrical digital signal as a time setting signal to an internal clock.例文帳に追加

デジタルカメラ１０は、リモコン受光部１８に現在時刻に対応する赤外線信号が入射すると、この赤外線信号を電気的なデジタル信号に変調し、これを時刻設定信号として内部クロックへ出力する。 - 特許庁

Thus, when the sampling frequency of the digital data Si is high, the operating clock frequency of the digital data 10 can be reduced, so that even when the sampling frequency of the digital data Si becomes high, increase in current consumption can be suppressed.例文帳に追加

これにより、デジタルデータＳｉのサンプリング周波数が高いときには、前記デジタルフィルタ１０の動作クロックを下げることができるため、デジタルデータＳｉのサンプリング周波数が高くなっても、消費電流の増加を抑えることができる。 - 特許庁

A digital camera 20 comprises an image data holding unit 24 for holding a photographed digital image, an internal clock 28, a time setting unit 32, and an authentication information control unit 50 for conducting processing for associating the photographed digital image with authentication information.例文帳に追加

デジタルカメラ２０は、撮影したデジタル画像を保持する画像データ保持部２４と、内蔵時計２８と、時刻設定部３２と，撮影したデジタル画像に認証情報を関連づける処理を行う認証情報制御部５０と、を備える。 - 特許庁

The phase shifter comprises a device to generate multiple sampling clock phases and a multiplexer 82 that is connected to multiple phase inputs to select the optimum clock phase, and operates the analog/digital converter by selecting one of the optimum clock phase.例文帳に追加

この位相シフタは、複数のサンプリングクロック位相を生成するための装置と、最適なクロック位相を選択するために複数の位相入力に接続されるマルチプレクサ８２とを備え、最適なクロック位相を１つ選択しアナログ／デジタルコンバータを動作させる。 - 特許庁

Then the oscillation accuracy of the multiplied clock signal fm by the clock signal output circuit 11 is enhanced and the communication accuracy or the like of a communication block 16 in the digital circuit group 17 operated synchronously with the multiplied clock signal fm is improved.例文帳に追加

そして、クロック信号出力回路１１による逓倍クロック信号ｆｍの発振精度を向上させ、その逓倍クロック信号ｆｍに同期して動作するデジタル回路群１７における通信ブロック１６の通信精度等を向上させる。 - 特許庁

To solve the problem, wherein when a program clock reference (PCR) of a received stream is abnormal and an improper clock control value based on the abnormal PCR is recorded, the improper clock control value is used during reproduction and a digital signal cannot be output accurately.例文帳に追加

受信したストリームのＰＣＲが異常であった場合、異常なＰＣＲを基準とした不適切なクロック制御値を記録してしまうと、再生時に不適切なクロック制御値を用いることとなり、正確にデジタル信号を出力できなくなる。 - 特許庁

In an AD converter 11 for receiving a feedback signal to a digital signal processing unit 3 for performing adaptive digital pre-distortion addition type distortion compensation, a clock signal S2 is subjected to delay compensation.例文帳に追加

アダプティブデジタルプリディストーション付加型の歪み補償を行うデジタル信号処理部３へのフィードバック信号を受けるＡＤコンバータ１１において、クロック信号Ｓ２に遅延補償する。 - 特許庁

A digital I/F circuit 1A decodes an image signal or the like TMDS-transmitted from a signal source, and outputs a digital image signal, a synchronous signal, a panel enable signal, and a dot clock.例文帳に追加

デジタルＩ／Ｆ回路１Ａは、信号源よりＴＭＤＳ伝送された映像信号等をデコードし、デジタル映像信号、同期信号、パネルイネーブル信号、ドットクロックを出力する。 - 特許庁

In transmission of digital pixel data in a forward direction, there are horizontal and vertical blanking periods during which special characters are transmitted in order to resynchronize the digital pixel data to a clock signal.例文帳に追加

順方向のデジタル画素データの伝送においては、水平及び垂直帰線消去期間があり、その間に特殊文字が伝送されて、デジタル画素データをクロック信号と再同期させる。 - 特許庁

Further, the clock signal CLK is outputted with its edge shifted from a change position of the digital pixel data DATA, therefore, the digital pixel data DATA can surely be fetched by the signal line driving circuit.例文帳に追加

さらに、クロック信号ＣＬＫのエッジとデジタル画素データDATAの変化位置とをずらして出力するため、信号線駆動回路でデジタル画素データDATAを確実に取り込むことができる。 - 特許庁

To provide an integral type analog/digital converter that uses a low frequency analog/digital conversion clock in order to monitor and measure an integral value of battery charging/discharging currents with low power consumption and extended dynamic range.例文帳に追加

バッテリーの充放電電流の積算値を監視、計測するために、低周波のＡ／Ｄ変換用クロックを使用しながら低消費電力化を図り且つダイナミックレンジを拡大すること。 - 特許庁

An analog/digital conversion circuit 104 converts an analog sensor signal Ssnc into a digital sensor signal Dsnc, in synchronization with the sampling clock CKsp from a sampling phase adjustment circuit 100.例文帳に追加

アナログ／デジタル変換回路１０４は、サンプリング位相調整回路１００からのサンプリングクロックＣＫｓｐに同期してアナログセンサ信号Ｓｓｎｃをデジタルセンサ信号Ｄｓｎｃに変換する。 - 特許庁

The serial data cursor has a length equal to word time decided by the clock regenerated from serial digital data stream and protocol parameter for the serial digital data stream in horizontal direction.例文帳に追加

シリアル・データ・カーソルは、水平方向にシリアル・デジタル・データ・ストリーム用プロトコルのパラメータ及びシリアル・デジタル・データ・ストリームから再生したクロックから決まるワード・タイムと等しい長さを有する。 - 特許庁

The tester has an analog test portion which makes an analog test of each device under test and outputs a retiming clock, and a digital test portion which performs retiming by the retiming clock of this analog test portion and makes a digital test of the device under test.例文帳に追加

本装置は、被試験対象のアナログ試験を行い、リタイミングクロックを出力するアナログ試験部と、このアナログ試験部のリタイミングクロックによりリタイミングを行うと共に、被試験対象のデジタル試験を行うデジタル試験部とを有することを特徴とする装置である。 - 特許庁

The device is provided with a signal judging mean judging whether or not a clock of the input image signal can be displayed as image on the display, a clock selecting means selecting the clock possible to be displayed as image based on the result of the judgment and an output means outputting the digital image signal synchronized with the selected clock.例文帳に追加

入力映像信号のクロックが上記表示部で映像表示可能か否かを判別する信号判別手段と、該判別結果に基づき、上記映像表示可能なクロックを選択するクロック選択手段と、該選択したクロックに同期したデジタル映像信号を出力する出力手段とを備える。 - 特許庁

And this device judges whether time data of the clock 52 of the computer and time data of the built-in clock 30 of the digital camera 10 are same time or not, the device displays to an LCD 18 that there is reliability in time when both time are same.例文帳に追加

そして、デジタルカメラ１０の内蔵時計３０の時刻データとが同時刻かどうかを判断し、同時刻であった場合には、ＬＣＤ１８へ、時刻に信頼性がある旨の表示を行なう。 - 特許庁

To provide a digital PLL (Phase locked loop)circuit capable of generating a clock signal that does not cause disturbance in a video even if used as a sampling clock signal to sample a video signal.例文帳に追加

映像信号をサンプリングするためのサンプリングクロック信号として用いても、映像に乱れを生じさせないクロック信号を生成することのできるデジタルＰＬＬ回路を提供することを課題とする。 - 特許庁

Since a VCO 33 of the PLL circuit 44 generates a clock phase-locked to the reference frequency signal, an ACD 46 samples the clock and converts an analog reproduction signal into a binary digital signal.例文帳に追加

ＰＬＬ回路４４のＶＣＯ３３が基準周波数信号に位相同期したクロックを生成するので、ＡＣＤ４６はこのクロックをサンプリングしてアナログ再生信号を２値化デジタル信号に変換する。 - 特許庁

A register(reg) 4 captures the output of the selector 3 by using a clock signal fs_1 synchronously with the output and a register(reg) 5 captures succeedingly by using a clock signal fs_0 synchronously with the digital/analog converter 6.例文帳に追加

セレクタ３の出力は、その出力に同期したクロック信号ｆｓ1でレジスタ（ｒｅｇ）４に取り込まれ、次いで、Ｄ／Ａ変換器６に同期したクロック信号ｆｓ0でレジスタ（ｒｅｇ）５に取り込まれる。 - 特許庁

At the time of digital receiving, PCR information is separated from a TS stream by a TS packet separating circuit 3, a clock generating circuit 4 is controlled by this information and a reference clock ϕDof a prescribed frequency is generated.例文帳に追加

デジタル受信時、ＴＳパケット分離回路３でＴＳストリームからＰＣＲ情報が分離され、これでクロック生成回路４が制御されて所定周波数の基準クロックφ_Dが生成される。 - 特許庁

A receiving circuit 115 is capable of using a clock signal transmitted from a sync device 120, and transmission quality of data is improved, in comparison with the case of using a reproduction clock from a reception digital interface (SPDIF) signal.例文帳に追加

受信回路１１５は、シンク機器１２０から送信されてくるクロック信号を使用でき、受信ＳＰＤＩＦ信号からの再生クロックを使用する場合に比べて、データの伝送品質が向上する。 - 特許庁

An oscillator 20 frequency-divides a fundamental clock signal Ck of a first frequency via a frequency-dividing circuit 21, and outputs it to a digital circuit 22 as a frequency-divided clock signal Ckd of a second frequency.例文帳に追加

発振器２０は、第１の周波数の基本クロック信号Ｃｋを分周回路２１を介して分周して、第２の周波数の分周クロック信号Ｃｋｄとしてデジタル回路２２に出力する。 - 特許庁

The clock control circuit 18 activates or deactivates the clock generator in response to a single bit digital signal so as to cause a notch characteristic in the output signal thereby attenuating a nose in the output signal.例文帳に追加

クロック制御回路１８は、単ビット・デジタル信号に応じてクロック発生器１９を可能化または不能化して、出力信号内に切欠特性を起こして出力信号内のノイズを減衰する。 - 特許庁

This serial type interface circuit is provided with gates (90, 92) stopping only clock operation of clocks of digital portions (64, 66) as keeping clock sources (626, 56) operating in addition to current interruption of an analog portion (62) of the interface circuit (52).例文帳に追加

インターフェイス回路（５２）のアナログ部分（６２）の電流ダウンのみならず、デジタル部分（６４、６６）のクロックを、クロック源（６２６、５６）は動作させたまま、クロック動作のみ停止させるゲート（９０、９２）を設けた。 - 特許庁