「Digital clock」に関連した英語例文の一覧と使い方(6ページ目) - Weblio英語例文検索

To save labor for selecting a word clock in a PA amplifier, such as, a digital amplifier to be used for concerts.例文帳に追加

コンサート等に用いられるデジタルアンプ等のＰＡ機器において、ワードクロックを選択する作業を省力化する。 - 特許庁

To provide a digital signal processing apparatus for controlling a frequency of a clock signal in a receiver side apparatus in compliance with a residual capacity of a buffer memory.例文帳に追加

バッファメモリの残量に対応して受信側機器におけるクロック信号の周波数を制御する。 - 特許庁

To provide a method and circuit for transferring a clock and a frame which transfers an input SONET (Synchronous Optical Network)/SDH (Synchronous Digital Hierarchy) signal on a system clock by mapping the SONET/SDH signal on an OTN (Optical Transport Network) frame without using an OTN clock.例文帳に追加

入力されたＳＯＮＥＴ／ＳＤＨ信号をＯＴＮクロックを使わずにＯＴＮフレームにマッピングし、システムクロックに乗せ換えることができるクロックとフレームの乗せ換え方法及び回路を提供する。 - 特許庁

A clock control part 30 of the clock generation circuit adjusts PLL(phase-locked loop) so that a phase of a rectangular signal and a phase of a digital input signal are appropriately fitted to each other and outputs it to a main signal processing circuit as the clock.例文帳に追加

クロック生成回路のクロック制御部３０は、矩形波信号の位相とデジタル入力信号の位相とが適切に合致するようにＰＬＬ調整してクロックとして主信号処理回路に出力する。 - 特許庁

It is possible for a clock creating circuit 3 to initialize the digital signal processing circuit, by halting one clock of clocks according to the clock mask control signal 12 without having to perform complicated circuit and delay adjustments.例文帳に追加

クロック生成回路3はクロックマスク制御信号12に従って1クロック分クロックを停止させることにより、複雑な回路や遅延調整をすることなく、デジタル信号処理回路の初期化を行うことができる。 - 特許庁

An image pickup signal from an image pickup section 12 is read based on the clock f1 in the still picture photographing mode and based on the clock f2 in the movie mode, and an A/D converter section 16 converts the image pickup signal into a digital signal at a rate of the clock f1.例文帳に追加

撮像部12から撮像信号が静止画撮影モードではクロックf1、ムービーモードではクロックf2に基づいて読み出され、CDS 部14を介した、撮像信号がA/D 変換部16でクロックf1のレートでディジタル変換する。 - 特許庁

The photometric device includes a constant current generation circuit, a fixed clock signal generation circuit which generates a fixed clock signal having a fixed frequency, a photoelectric conversion element, a variable clock signal generation circuit, and a digital signal generation circuit.例文帳に追加

測光装置は、定電流生成回路、周波数が一定の固定クロック信号を生成する固定クロック信号生成回路、光電変換素子、可変クロック信号生成回路、およびデジタル信号生成回路を含む。 - 特許庁

A phase control circuit in the analog-digital converter stops the output of the other sampling clock signal to a sample hold circuit for a prescribed period after switching a selected sampling clock signal to the other sampling clock signal.例文帳に追加

アナログ・デジタル変換器の位相制御回路は、選択していたサンプル用クロック信号を他のサンプル用クロック信号に切り換えてから所定期間、他のサンプル用クロック信号の前記サンプルホールド回路への出力を停止する。 - 特許庁

To make a 4 fsc frequency clock circuit for a YC separation unnecessary by providing only the clock circuit of a reference frequency (27 MHz) as an analog clock circuit in a composite analog/component digital image signal converter.例文帳に追加

コンポジットアナログ／コンポーネントデジタル映像信号変換装置において、アナログクロック回路として基準周波数（２７ＭＨｚ）のクロック回路のみとし、ＹＣ分離のための４ｆｓｃ周波数クロック回路を不要とする。 - 特許庁

To solve the following problem: when transmitting a clock signal from a clock signal generation circuit operating by an analog power source circuit to a logic circuit operating by a digital power source circuit, clock jitter is generated due to transfer between different power source systems.例文帳に追加

アナログ電源回路で動作するクロック信号発生回路からのクロック信号を、デジタル電源回路で動作するロジック回路へ伝送する際に異なる電源系統間の乗換えに起因してクロックジッタが発生する。 - 特許庁

To use a PLL output clock for a system clock in a digital audio system by using a frame synchronizing signal generated resulting from extracting a header part in a serial data input for a reference signal so as to generate the PLL output clock with less jitter.例文帳に追加

デジタルオーディオシステムにおいて、シリアルデータ入力中のヘッダ部分を抽出して生成したフレーム同期信号を参照信号としてジッタの少ないＰＬＬ出力クロックを生成し、システムクロックとして使用する。 - 特許庁

The digital receiver receivers a high speed clock fh synchrously with a sampling clock used to apply A/D conversion to an IF signal and a symbol synchronizing signal fa obtained from a DSP and generates a bit synchronization clock fb synchronously with the symbol synchronizing signal fs and a sampling clock fs for serial A/D conversion.例文帳に追加

ＩＦ信号をＡ／Ｄ変換させるサンプリングクロックに同期した高速クロックfhとＤＳＰから得られるシンボル同期信号faを取り込んで、そのシンボル同期信号faに同期したビット同期クロックfbとシリアルＡ／Ｄ変換用のサンプリングクロックfsを生成する。 - 特許庁

To provide a digital signal processing system capable of reducing spurious radiation at data transfer, without causing data excess and deficiency coused by clock frequency differences among circuit blocks whose clock frequencies differ from each other.例文帳に追加

クロック周波数が異なる回路ブロック間のそのクロック周波数差に起因したデータ過不足を発生させずに、データ転送時の不要輻射を低減できるようにする。 - 特許庁

To provide a clock reproducing device capable of reproducing a clock regardless of the frequency error quantity due to the carriers of the transmitting and receiving sides of digital radio equipment.例文帳に追加

デジタル無線装置の送信側と受信側の搬送波による周波数誤差量にとらわれずにクロック再生を行なうことのできるクロック再生装置を提供。 - 特許庁

To provide a semiconductor integrated circuit which enables easy testing of variation in an output clock frequency of a built-in clock generator, outside an LSI chip, by a digital tester.例文帳に追加

内蔵されたクロックジェネレータの出力クロック周波数の変動をＬＳＩチップ外部でデジタルテスタにより容易に試験できる半導体集積回路を提供する。 - 特許庁

In the receiving apparatus 3, a system clock (SCK) is prepared on the basis of the bit clock, and the digital audio signals are converted to analog audio signals and outputted on the basis of the LRCK, the BCK and the SCK.例文帳に追加

受信装置３では、ビットクロックに基づいてシステムクロック(SCK)が作成され、LRCK、BCK及びSCKに基づいて、デジタルオーディオ信号がアナログオーディオ信号に変換されて出力される。 - 特許庁

To detect a phase of an input clock signal with a high phase resolution using a sampling clock signal as a reference in a digital phase detector available for a phase lock loop.例文帳に追加

フェーズロックループで使用可能なデジタル位相検知器において、サンプリングクロック信号を基準として高い位相分解能で入力クロック信号の位相を検知する。 - 特許庁

To obtain an output clock signal of which the phase is synchronized even with a burst-like input clock signal with desired phase absorption characteristics in a digital phase synchronization circuit.例文帳に追加

ディジタル位相同期回路に関し、バースト的な入力クロック信号に対しても所望の位相吸収特性で位相同期化した出力クロック信号を得る。 - 特許庁

To provide a clock reproducing PLL circuit which can supply correct data to a subsequent digital signal processing circuit even if a frequency of a reproduction clock signal becomes high.例文帳に追加

再生クロック信号の周波数が高くなっても正しいデータを後段のデジタル信号処理回路へ供給できるクロック再生用ＰＬＬ回路を提供する。 - 特許庁

To obtain a clock regenerating device suitable for regenerating the clock synchronized to the digital information from the reproduced signal and capable of securing the wide pull-in range.例文帳に追加

再生された信号からディジタル情報に同期したクロックを再生するのに適し、広いプルインレンジが確保できるクロック再生装置を提供することを目的とする。 - 特許庁

Presence/absence of specific conditions of digital camera control is confirmed (S13) and out of the specific conditions (No), a clock with a high motion followup capability is set to the clock generator (S14).例文帳に追加

デジタルカメラ制御の特定条件の有無を確認（Ｓ１３）、特定条件でない場合（Ｎｏ）、動きの追従性が良い高いクロックをクロックジェネレータに設定する（Ｓ１４）。 - 特許庁

A generating part 25 uses the sampling data in each sampling clock, considers that the sampling clock is synchronized with the carrier and detects the digital modulated signal, and generates baseband data.例文帳に追加

生成部２５は、サンプリングクロックごとに、サンプリングデータを用いて、サンプリングクロックがキャリアに同期しているとみなしてデジタル変調信号を検波し、ベースバンドデータを生成する。 - 特許庁

The six icons are a clock icon 62, a calendar icon 63, a world clock icon 64, a menu icon 65, a CD-DA (digital audio) icon 66 and a CD-I (interattractive) icon 67.例文帳に追加

６個のアイコンは、時計アイコン６２、カレンダーアイコン６３、世界時計アイコン６４、メニューアイコン６５、ＣＤ−ＤＡアイコン６６およびＣＤ−Ｉアイコン６７である。 - 特許庁

A clock reproduction loop is composed by using a phase comparator 3 which generates a phase error signal at a rising edge of a reproduction clock signal CLOCK, and a synchronization circuit 8 which performs a data latch operation in synchronization with a falling edge of the reproduction clock signal CLOCK is provided at a preceding stage of the digital signal processing circuit.例文帳に追加

再生クロック信号ＣＬＯＣＫの立ち上がりエッジで位相誤差信号を生成する位相比較器３を用いてクロック再生ループを構成し、再生クロック信号ＣＬＯＣＫの立ち下がりエッジに同期してデータラッチ動作を行う同期化回路８をデジタル信号処理回路の前段に設ける。 - 特許庁

This circuit 11B comprises means 31, 32A each generating a first clock signal for analog operation from a main clock signal, a means 32B for multiplying the first clock signal by the delay of a predetermined amount, and a means 32C for generating a second clock signal for digital operation based on the delayed first clock signal.例文帳に追加

この回路１１Ｂは、アナログ動作用の第１のクロック信号を主クロック信号から生成する手段３１，３２Ａと、第１のクロック信号に所定量の遅延を掛ける手段３２Ｂと、この遅延された第１のクロック信号に基づいてデジタル動作用の第２のクロック信号を生成する手段３２Ｃとを備える。 - 特許庁

The battery pack has a clock circuit 14 which generates clock pulses for calculating a digital signal, a built-in digital circuit 12 which is equipped with a transmitter 15 for transmitting an information signal to electric equipment 20, and a communication terminal 32 which is used to connect the built-in digital circuit 12 to the electric equipment 20.例文帳に追加

パック電池は、デジタル信号を演算処理するクロックパルスを発生するクロック回路１４と、情報信号を電気機器２０に送信する送信部１５を備える内蔵デジタル回路１２と、この内蔵デジタル回路１２を電気機器２０に接続するための通信端子３２とを有する。 - 特許庁

The analog circuit receives a digital control signal TCK, generates one analog signal or more depending on the received signal TCK, and the digital circuit 120 is provided with a major clocked circuit 122 that generates a clock signal by a clock signal CLK and a dummy clocked circuit 124.例文帳に追加

アナログ回路はデジタル制御信号TCK を受信し受信したTCK に依存して一個以上のアナログ信号を生成し、デジタル回路120 はクロック信号CLK によりクロック化される主要クロック化回路122 とダミー・クロック化回路124 とを備える。 - 特許庁

A cradle 11 has a RTC (real time clock) (or radio-controlled time piece) for clocking a time, and a function for transmitting to a digital still camera 10 a time data indicating the time clocked by the RTC when the digital still camera 10 is connected.例文帳に追加

クレードル１１は、時刻を計時するＲＴＣ（Real Time clock）（または電波時計）と、デジタルスチルカメラ１０が接続された場合にＲＴＣによって計時されている時刻を示す時刻データをデジタルスチルカメラ１０に送信する機能を有している。 - 特許庁

A time-digital converting part converts one period T information of an input clock signal into a digital signal to generate a rough period information signal and a fine period information signal and generates a clock signal delayed in many ways therefrom.例文帳に追加

時間−デジタル変換部は、入力クロック信号の一周期Ｔ情報をデジタル信号に変換させて粗周期情報信号と微細周期情報信号とを発生させ、そこから多様に遅延されたクロック信号を発生させる。 - 特許庁

On the basis of a digital modulated signal and a first reference signal from a first reference signal source 64, a signal processing part 62 reproduces a transmission clock signal and reproduces digital audio data on the basis of this reproduced transmission clock signal.例文帳に追加

デジタル変調信号と第１基準信号源64の第１基準信号とに基づいて、信号処理部62が、伝送クロック信号を再生すると共に、この再生伝送クロック信号を基にデジタル音声データを再生する。 - 特許庁

The present invention relates to a digital broadcast receiver 1 which decodes a digital broadcasting signal in accordance with a clock, which comprises a control means 3 for controlling clock supply using moving state data corresponding to a moving state of the receiver 1 itself.例文帳に追加

デジタル放送信号をクロックに従って復号するデジタル放送受信装置１であって、自装置１の移動状態に対応する移動状態データを用いてクロックの供給を制御する制御手段３を備えている。 - 特許庁

The transmitting side apparatus 101 to which the service clock and a common clock have been inputted operates setting data by grasping comparatively rough second variations of the common clock and the service clock to reduce fine first variations of the common clock and the service clock which have been adjusted by adjusting frequencies and phases with operated digital setting data, and outputs the first variations and the setting data while containing them in clock data.例文帳に追加

送信側装置１０１は、サービスクロックと共通クロックを入力され、演算されたディジタルの設定データにより周波数位相調整した調整済み共通クロックとサービスクロックとの微細な第一の変動が小さくなるよう、共通クロックとサービスクロックとの比較的粗な第二の変動を把握して設定データを演算すると共に、第一の変動と設定データをクロックデータに内包し出力する。 - 特許庁

The data reception device transmits clock information for changing the frequency of the transmitter master clock to change the frequency of the master clock of the data transmission device and generates a receiver master clock synchronized with a digital data clock received from the data transmission device in response to reception of an instruction signal for switching an operation clock mode, from the data transmission device and is operated on the basis of the receiver master clock.例文帳に追加

データ受信装置は、送信装置マスタークロックの周波数を変更させるクロック情報を送信してデータ送信装置のマスタークロックの周波数を変更させ、データ送信装置から動作クロックモードを切り換える指示信号を受信したときにデータ送信装置から受信したデジタルデータクロックに同期した受信装置マスタークロックを生成し、当該受信装置マスタークロックに基づいて動作する。 - 特許庁

The control part of a digital still camera 12 is provided with a clock function and a geography recognition function, and recognizes the time and geographic conditions at the time of using the digital still camera 12.例文帳に追加

デジタルスチルカメラ１２の制御部は、時計機能及び地理認識機能を有しており、デジタルスチルカメラ１２の使用時の時刻及び地理的条件を認識できる。 - 特許庁

Further, the digital streams (N, R) and the clock signal (Ck) are supplied to a 2nd circuit (DC1), and the 2nd circuit outputs a digital data stream (O) directed to a write head.例文帳に追加

更に、該デジタルストリーム（Ｎ，Ｒ）及びクロック信号（Ｃｋ）を第二回路（ＤＣ１）へ供給し、該第二回路は書込みヘッドへ指向されるデジタルデータストリーム（Ｏ）を出力する。 - 特許庁

To detect a signal error or malfunction inside a digital circuit device at low cost to improve reliability, in the digital circuit device with a disturbance detection function for a clock signal.例文帳に追加

クロック信号の擾乱検出機能を備えたディジタル回路装置に関し、低コストでディジタル回路装置内の誤動作又は信号誤りを検出し、信頼性を高める。 - 特許庁

To prevent a clock sent to a digital video signal processing circuit from being interrupted even when an input source is switched from a digital video signal to an analog video signal.例文帳に追加

入力ソースがディジタル映像信号からアナログ映像信号に切り替わったときでも、ディジタル映像信号処理回路に送るクロックが途切れないようにする。 - 特許庁

The digital control circuit controls the duty of a gate control signal in a digital system based on the first comparison output signal, the second comparison output signal, and a control clock.例文帳に追加

デジタル制御回路は、第１比較出力信号、前記第２比較出力信号及び制御クロックに基づいて、デジタル方式でゲート制御信号のデューティを調節する。 - 特許庁

The subcarrier signal synchronized with the burst signal of the composite image signal is generated from the clock and the A/D converted digital video signal only by a digital circuit.例文帳に追加

同クロックと同Ａ／Ｄ変換されたデジタル映像信号とにより、コンポジット映像信号のバースト信号に同期したサブキャリア信号をデジタル回路のみで発生させる。 - 特許庁

The digital modulator DM can process a digital signal S(TA) including a symbol SYMB having a clock frequency Fclk and sampled by a symbol frequency Fsy.例文帳に追加

ディジタル変調器ＤＭはクロック周波数Ｆｃｌｋを含み、シンボル周波数ＦｓｙでサンプリングされたシンボルＳＹＭＢを含むディジタル信号Ｓ（ＴＡ）を処理することができる。 - 特許庁

Then, an analog PLL 15 is provided to divide the frequency of a clock 202 including jitters selected by the clock selection circuit 4 from the multi-phase clock of the digital PLL 16 by a frequency dividing circuit 9-3 and employ the resultant frequency division clock 402 as the control voltage 400 of the VCXO 11 via an LPF (low-pass filter) 12.例文帳に追加

そして、ディジタルＰＬＬ１６の多相クロックからクロック選択回路４にて選択されたジッタ含むクロック２０２を、分周回路９−３にて分周し、この分周クロック４０２をＬＰＦ１２を介してＶＣＸＯ１１の制御電圧４００とするようなアナログＰＬＬ１５を設ける。 - 特許庁

The board 40 has a clock output terminal 12 and a digital clock signal 32 output from the transmitter 30 is outputted to outside via the clock output terminal 12 and is supplied to inside of the integrated circuit device 20 via the clock input terminal 26.例文帳に追加

前記基板４０は、クロック出力用端子１２を有し、発信機３０から出力されるデジタルクロック信号３２が、クロック出力用端子１２を介して外部に出力されるともにクロック入力端子２６を介して前記集積回路装置２０の内部に供給される。 - 特許庁

The multichannel digital amplifier apparatus includes: a plurality of the digital amplifiers 21, 22,..., 2n corresponding to the channels; and a single oscillator 12, and the single oscillator 12 supplies clock signals required for operations of a plurality of the digital amplifiers 21, 22,..., 2n.例文帳に追加

各チャンネル対応の複数のデジタルアンプ２１、２２、・・・、２ｎと単一の発振器１２とを有し、複数のデジタルアンプ２１、２２、・・・、２ｎの動作に必要となるクロック信号を単一の発振器１２から供給する。 - 特許庁

An AND gate 7 outputs a clock signal to an analog-to-digital converter 8, only while the flip-flop 6 is set, and the alalog-to-digital converter 8 converts a current signal to a digital signal, and outputs it to a memory circuit 9.例文帳に追加

ＡＮＤゲート７は、フリップフロップ６がセットされている間のみ、クロック信号をＡＤ変換器８に出力し、ＡＤ変換器８は、電流信号をデジタル信号に変換して、記憶回路９に出力する。 - 特許庁

The first digital interface transmits a digital imaging signal by means of serial data comprising a start bit, data related to an imaging signal, and a stop bit in this order, and the second digital interface transmits a basic clock signal.例文帳に追加

第１のディジタルインターフェースでは、ディジタル撮像信号を、スタートビット、撮像信号に係るデータ、ストップビットの順で構成されるシリアルデータで伝送し、第２のディジタルインターフェースでは、基本クロック信号を伝送している。 - 特許庁