「Digital clock」に関連した英語例文の一覧と使い方(7ページ目) - Weblio英語例文検索

To provide a improved method and a device which collect digital data of a target system which uses spread spectrum clock.例文帳に追加

スペクトル拡散クロックを使用するターゲットシステムのデジタルデータを収集する改善された方法及び装置の提供。 - 特許庁

A digital signal processing chip includes multiple processor cores having corresponding processor subsystems, the shared equipment and a clock tree.例文帳に追加

デジタル信号処理チップは、対応するプロセッサ・サブシステムを有する多重プロセッサコアと、共有機器と、クロックツリーとを含む。 - 特許庁

To provide a digital PLL device for suppressing the fluctuation of a clock frequency in trouble with a relatively small memory capacity.例文帳に追加

比較的少ないメモリ容量で、障害時のクロック周波数変動を抑圧できるデジタルＰＬＬ装置を提供する。 - 特許庁

A PLO part 34 outputs an output clock 141, which is phase-controlled by the output of the digital phase control part 33.例文帳に追加

ＰＬＯ部３４は、ディジタル位相制御部３３出力で位相制御された出力クロック１４１を出力する。 - 特許庁

To solve the problem in a digital clock with a small number of segments that chronographic clocking of 1 hour or more cannot be discriminated from time display.例文帳に追加

セグメント本数の少ないデジタル時計において、１時間以上のクロノ計時と時刻表示の区別がつかない。 - 特許庁

A transmission data generating means 1 generates MIDI(Musical Instrument Digital Interface) data at a faster rate than that corresponding to a reference clock of the MIDI specifications.例文帳に追加

送信データ生成手段１はＭＩＤＩデータをＭＩＤＩ規格の基準クロックよりも早いレートで生成する。 - 特許庁

SYSTEM AND METHOD FOR TRANSMITTING CLOCK SIGNAL, AND SYSTEM AND METHOD FOR TRANSMITTING DIGITAL SIGNAL例文帳に追加

クロック信号伝送方式及びディジタル信号伝送方式並びにクロック信号伝送方法及びディジタル信号伝送方法 - 特許庁

ASYMMETRIC DIGITAL SUBSCRIBER LINE SYSTEM USING GPS SIGNALS, CLOCK THEREOF, AND DCS SIGNAL SUPPLYING DEVICE例文帳に追加

ＧＰＳ信号を使用した非対称デジタル加入者線システム並びに該システムのクロック及びＤＣＳ信号供給装置 - 特許庁

To provide a circuit and method which decrease a DC power consumption amount of a clock type ratio digital logic circuit.例文帳に追加

クロック式レシオ・デジタル論理回路の直流電力消費量を減少させる回路および方法を提供する。 - 特許庁

To actualize a digital PLL circuit which operates with a reference clock of low frequency and can accurately make a phase comparison.例文帳に追加

周波数の低い基準クロックで動作し、かつ位相比較を正確に実施できるデジタルＰＬＬ回路を実現する。 - 特許庁

To provide a clock signal extracting circuit capable of suppressing the decrease of retiming merge in a parallel digital interface.例文帳に追加

パラレルディジタルインタフェースにおけるリタイミングマージの減少を抑えることを可能とするクロック信号抽出回路を提供する。 - 特許庁

A/D converters 1, 2 convert analog signals to digital signals according to the sampling clocks from a clock generator unit 8.例文帳に追加

Ａ／Ｄ変換器１，２は、クロック発生装置８からのサンプリングクロックに基づいてアナログ信号をデジタル信号に変換する。 - 特許庁

The OFDM receiver 1 samples the OFDM signal with an asynchronous sampling clock to convert the OFDM signal into digital data.例文帳に追加

ＯＦＤＭ受信装置１では、ＯＦＤＭ信号を非同期のサンプリングクロックでサンプリングしてデジタルデータに変換する。 - 特許庁

To surely suppress a noise level by using a spectrum diffusion clock system in radio communication of a digital modulation system.例文帳に追加

デジタル変調方式の無線通信において、スペクトラム拡散クロック方式によりノイズレベルを確実に抑圧すること。 - 特許庁

To provide a digital signal processor to protect a clock to a shared device when the respective subsystems are at stand-by states.例文帳に追加

各サブシステムが待機状態にある場合の共有機器へのクロックを保護するためのデジタル信号プロセッサを提供する。 - 特許庁

The clock data restoration device 1 restores the clock signal and the data based on an input digital signal and has an equalizer part 10, a sampler part 20, a clock generation part 30, an equalizer control part 40 and a phase monitoring part 50.例文帳に追加

クロックデータ復元装置１は、入力したデジタル信号に基づいてクロック信号およびデータを復元する装置であって、イコライザ部１０、サンプラ部２０、クロック生成部３０、イコライザ制御部４０および位相モニタ部５０を備える。 - 特許庁

The receiving apparatus 1 includes a signal receiving unit 10 for selectively receiving signals of a plurality of frequency bands, digital circuits 12 to 14 operating on the basis of the clock signal, and a clock supplying circuit 16 for supplying the clock signal.例文帳に追加

複数の周波数帯の信号を選択的に受信する信号受信部１０と、クロック信号に基づいて動作するデジタル回路１２〜１４と、クロック信号を供給するクロック供給回路１６とを備えた受信装置１である。 - 特許庁

The DUTY adjustment circuit 33 adjusts the DUTY ratio of the output clock signal so that the clock signal supplied to a DAC (Digital to Analog Converter) 2 and the counter 4 becomes 50% based on the DUTY ratio of the clock signal measured by the DUTY measuring unit 32.例文帳に追加

DUTY調整回路３３は、DUTY計測部３２により計測されたクロック信号のDUTY比に基づいて、DAC２およびカウンタ４に供給されるクロック信号が５０％となるように、出力されるクロック信号のDUTY比を調整する。 - 特許庁

The clock data recovery device 1 recovers clock signals and data based on inputted digital signals, and has an equalizer 10, a sampler 20, a clock generator 30, an equalizer controller 40 and a phase monitor 50.例文帳に追加

クロックデータ復元装置１は、入力したデジタル信号に基づいてクロック信号およびデータを復元する装置であって、イコライザ部１０，サンプラ部２０，クロック生成部３０，イコライザ制御部４０および位相モニタ部５０を備える。 - 特許庁

To provide a receiver for finely switching clock frequency and also stably switching clock frequency so as not to interfere with clock signal of a digital circuit, resulting in deterioration of signal receiving state.例文帳に追加

デジタル回路のクロック信号が干渉して信号受信状態の劣化を招かないように、クロック周波数の細かな切り換えが可能であるとともに、クロック周波数の安定的な切り換えが可能な受信装置を提供する。 - 特許庁

The digital terrestrial broadcasting signal transmission method for relaying and transmitting the QAM modulation signal of a digital terrestrial broadcasting signal applies QAM demodulation to a received QAM modulation signal to obtain the digital terrestrial broadcasting signal and a QAM symbol clock, applies QAM modulation to the digital terrestrial broadcasting signal by using the QAM symbol clock and transmits the resulting signal to a next stage.例文帳に追加

地上デジタル放送信号のＱＡＭ変調信号を中継して伝送する地上デジタル放送信号伝送方法において、受信したＱＡＭ変調信号をＱＡＭ復調して地上デジタル放送信号及びＱＡＭシンボルクロックを得、ＱＡＭシンボルクロックを用いて地上デジタル放送信号のＱＡＭ変調を行い次段に送信する。 - 特許庁

A digital/analog consolidation semiconductor integrated circuit 10 for consolidating an analog circuit 5 and a digital circuit 6 is provided with: a noise generating means 9 for generating noises of the digital circuit 6; a clock phase regulating means 7 for regulating phases of a clock to be inputted to the digital circuit 6; and an analysis means 8 for analyzing characteristics of the analog circuit 5.例文帳に追加

アナログ回路５とデジタル回路６とが混載されたデジタル・アナログ混載型半導体集積回路１０であって、デジタル回路６のノイズを発生するノイズ発生手段９と、デジタル回路６へ入力するクロックの位相を調整するクロック位相調整手段７と、アナログ回路５の特性を解析する解析手段８と、を備える。 - 特許庁

An image reading apparatus comprising an image sensor constituted of a plurality of sensor chips, includes: an AFE circuit which processes analog data output from the image sensor, converts the analog data into digital data and outputs the digital data; a digital data processing section for processing the digital data output from the AFE circuit; and a clock supplying section for supplying a driving clock to the image sensor.例文帳に追加

複数のセンサチップからなるイメージセンサを備えた画像読取装置であって、イメージセンサから出力されたアナログデータを処理し、デジタルデータに変換して出力するＡＦＥ回路と、ＡＦＥ回路から出力されたデジタルデータを処理するデジタルデータ処理部と、イメージセンサに対して駆動クロックを供給するクロック供給部と、を備える。 - 特許庁

To properly control the transmission data quantity of a digital voice signal in an environment, in which clock frequencies are different by fully working out the transmission method of the digital voice signal with the transmission of the digital voice signal multiplexed with a base band digital video signal as basis.例文帳に追加

ベースバンドのデジタル映像信号にデジタル音声信号を多重して伝送することを基本とし、この場合、デジタル音声信号の伝送方法に工夫を凝らし、クロック周波数の異なる環境の中で、デジタル音声信号の伝送データ量を適切に管理する。 - 特許庁

Wherein, a phase difference to be an amount of delay or advancement between the clock signal and the output clock signal is changed according to timewise variation in magnitude of a power supply voltage of the digital circuit.例文帳に追加

クロック信号と出力クロック信号の間の遅延量あるいは進み量である位相差を、デジタル回路の電源電圧の大きさの時間的変動に応じて変化させる。 - 特許庁

A digital clock 2 installed at the center of a device is operated in conjunction with generation of the seal, so that the year, month, date, and time on a screen of the clock is output as a seal at the point when a button is pressed.例文帳に追加

機器の中央に設置されているテジタル時計２とシ−ル作成を連動させ、ボタンを押した時点で時計画面上の年月日時刻がシ−ルとして出てくるようにする。 - 特許庁

To output a listenable sound by correcting a sound signal even when a clock of a received digital sound signal differs from a clock for internal processing.例文帳に追加

受信したデジタル音声信号のクロックと内部処理のためのクロックとが相違する場合にも音声信号を補正して聴取し易い音声として出力することを可能にする。 - 特許庁

A frequency divided clock obtained by frequency-dividing a write-clock generated by a wobble PLL circuit 6 by a frequency divider circuit 7 is selectively used for a signal for controlling the frequency of a digital read-channel 8.例文帳に追加

デジタルリードチャネル８の周波数制御用の信号に、ウォブルＰＬＬ回路６で生成したライトクロックを分周回路７で分周した分周クロックを選択的に使用する。 - 特許庁

The frequency of the generated reference local signal can be varied by controlling the inner multiplication number or the frequency of the higher frequency digital clock signal in the clock generator A1.例文帳に追加

上記クロック生成部Ａ１において、内部の逓倍数もしくは高周波信号のデジタルクロック信号を制御することで、基準ローカル信号の周波数を変化させることが可能である。 - 特許庁

Digital data passing through a clock changing circuit 31A to change to double speed clock is caused to go through a horizontal filter 32, the number of effective pixels of video becoming 1/2 by horizontal filtering.例文帳に追加

倍速クロックに乗り換えるためのクロック乗換え回路３１Ａを通ったデジタルデータは、水平フィルター３２を通り、水平方向のフィルタリングによって映像有効画素数が１／２になる。 - 特許庁

The digital signal processors 41 and 42 connected with the LANs 91 and 92 calibrate own system clock by the use of the standard civil time outputted from the GPS clock receivers 31 and 32.例文帳に追加

ＬＡＮ９１、９２に接続される信号処理プロセッサ４１、４２は、ＧＰＳクロック受信機３１、３２から出力される標準時刻を使用して、自身のシステムクロックを較正する。 - 特許庁

By this procedure, the phases of the frequency dividing clock pulse produced by a clock pulse signal of 512 fs coming from the digital-analog converter 11 are made to coincide in the DSP 16 and the frequency divider 29.例文帳に追加

これにより、ＤＳＰ16及び分周器29においてディジタル−アナログ変換器11からの５１２ｆｓのクロックパルス信号より生成される分周クロックパルスの位相は一致される。 - 特許庁

Also, a digital video signal DA to be sent from a display control circuit 200 to the source driver 300 is delayed according to the stop period of the output of the clock pulse of the source clock signal SCK.例文帳に追加

また、ソースクロック信号ＳＣＫのクロックパルスの出力の停止期間に応じて、表示制御回路２００からソースドライバ３００に送信されるデジタル映像信号ＤＡを遅延させる。 - 特許庁

A clock mute (CLKMUTE) circuit 22 stops a clock supplied to digital/analog converters (D/A CONV) 12a and 12b according to the ALM from the power supply monitoring circuit and makes their outputs fixed constants.例文帳に追加

クロックミュート（ＣＬＫＭＵＴＥ）回路２２は、電源監視回路からのＡＬＭにより、デジタル／アナログ変換器（Ｄ／Ａ ＣＯＮＶ）１２ａ，１２ｂに供給するクロックを停止させ、それらの出力を一定値とさせる。 - 特許庁

To provide a technology that reproduces a clock, accurately secures and maintains symbol timing even when a synchronous word cannot be detected in reproducing the symbol clock on the basis of a digital modulation signal.例文帳に追加

デジタル変調信号に基づき、シンボルクロックを再生するに際し、同期ワードが検出できない場合にも、クロックを再生し、シンボルタイミングを正確に確保、維持する技術を提供する。 - 特許庁

After waveform of reproducing RF signals 3 detected from an optical disk medium 1 is shaped, they are converted into digital RF signals 6 using a sampling clock 8 of a period twice a channel clock.例文帳に追加

光ディスク媒体１から検出した再生ＲＦ信号３を波形整形した後、チャネルクロックの２倍の周期のサンプリングクロック８でデジタルＲＦ信号６に変換する。 - 特許庁

Digital audio signals sampled with an asynchronous clock are converted into ones with a sampling frequency that synchronizes with the clock for the noise cancellation processing, and the converted signals are added to the noise cancellation signals.例文帳に追加

そして非同期のクロックでサンプリングされているデジタルオーディオ信号を、ノイズキャンセル処理用クロックに同期するサンプリング周波数にレート変換したうえで、ノイズキャンセル信号に加算する。 - 特許庁

To detect the halt or level abnormality of a clock signal inputted to a logic circuit during either of the high-level period and low-level period of the clock signal, and to reset a digital signal conditioning block when abnormal conditions are encountered.例文帳に追加

ロジック回路に入力のクロック信号がＨｉ及びＬｏ期間のどちらでもその停止やレベルの異常を検出し、異常時にはデジタル信号処理ブロックをリセットする。 - 特許庁

In the case of generating a sampling clock of an analog/digital (A/D) converter 5 for digitizing a reproducing signal from the optical disk medium 1, an over sampling clock 12 generated by the PLL 100 is used.例文帳に追加

光ディスク媒体１の再生信号をデジタル化するアナログ・デジタルコンバータ５のサンプリングクロックを生成する際、ＰＬＬ１００により発生したオーバーサンプリングクロック１２を使用する。 - 特許庁

To obtain a digital camera in which it is not necessary to use a secondary battery for backup of a clock function of the digital camera, it is not necessary to add a new circuit as well and which can be readily reset or repaired even when a clock is reset, and its platform.例文帳に追加

デジタルカメラの時計機能のバックアップに２次電池を使用する必要がなく、新たな回路を追加する必要もなく、時計がリセットされても手軽に再設定ないしは修正することができるデジタルカメラおよびその置き台を得る。 - 特許庁

When seen from the rear side of the display panel of the digital clock body, displays of time and the like are displayed inversely in the transverse direction and when seen from the front side of the display panel of the digital clock body, displays of time and the like are displayed normally.例文帳に追加

デジタル時計本体の表示パネル裏面から見ると時刻などの表示は左右が反対向きに表示されており、デジタル時計本体の表示パネル正面から見た場合は時刻などの表示は通常の表示をするようにする。 - 特許庁

To obtain a digital IF modulating device such that the IF transmission frequency of a modulated wave does not depend upon a clock frequency deviation of transmitted data inputted from a terminal side by comparing a system clock for digital IF modulation processing with a clock with a small frequency deviation and correcting its phase difference for phase rotation.例文帳に追加

ディジタルＩＦ変調処理用のシステムクロックを周波数偏差の小さいクロックと位相比較し、その位相差を補正して位相回転を行って、変調波のＩＦ送信周波数が端末側から入力される送信データのクロック周波数偏差に依存しないディジタルＩＦ変調装置を得ることを目的とする。 - 特許庁

Monitoring a clock pulse from a conversion operation clock 10 by a monitor circuit allows a clock monitor circuit 7 to monitor number of bits confirmed by the successive approximation register 11 and the successive approximation type analog/digital converter is provided with a setting value storage register 17 to set a plurality of resolution setting values in order to allow the analog/digital converter to cope with each resolution requirement.例文帳に追加

監視回路が変換動作クロック１０のクロック・パルスを監視することで、クロック監視回路７は逐次比較レジスタ１１で確定しているビット数を監視し、また、個々に要求される分解能に対応するため、複数の分解能設定値を設定するための設定値格納レジスタ１７を備えている。 - 特許庁

The clock data recovery circuit 3 is configured such that A/D conversion is carried out by an A/D converter 301 responding to a sampling clock of a clock generator 300, a plurality of digital output signals generated sequentially are supplied to a data correction unit 303, and correction digital signals generated sequentially are supplied to a phase comparator 305.例文帳に追加

クロックデータリカバリー回路３では、クロック発生器３００のサンプリングクロックに応答してＡ／Ｄ変換器３０１がＡ／Ｄ変換し、順次生成の複数のデジタル出力信号はデータ補正部３０３に供給され、順次生成の複数の補正デジタル信号は位相比較器３０５に供給される。 - 特許庁

A clock control section 6 supplies a clock of predetermined frequency to digital circuits which are operative in passive mode only in a signal reception period detected by an RF level detecting circuit 11 of an RF front-end section 1 based upon an external clock OSC so that those digital circuits function in normal operation states.例文帳に追加

クロック制御部６は、ＲＦフロントエンド部１のＲＦレベル検出回路１１により検出されたＲＦ信号受信期間に限り、パッシブモードにおいて動作するディジタル回路へ、それら各ディジタル回路が通常動作状態で機能するように外部クロックＯＳＣをもとに所定周波数のクロック信号を供給する。 - 特許庁