「Digital clock」に関連した英語例文の一覧と使い方(9ページ目) - Weblio英語例文検索

DIGITAL CHANNELIZER HAVING EFFICIENT ARCHITECTURE FOR WINDOW PRESUM WHICH USES DISTRIBUTED OPERATION TO CALCULATE WINDOW PRESUM IN ONE CLOCK PERIOD例文帳に追加

分散演算を用いて１クロック周期内にウインドウ・プリサムを算出するウインドウ・プリサムのための効率的アーキテクチャを有するディジタル・チャネライザ - 特許庁

A counter 2 generates a pulse width of integral times as large as one period of a clock signal according to the upper bit of a digital input signal DIN.例文帳に追加

カウンタ２はデジタル入力信号ＤＩＮの上位ビットに従ってクロック信号の１周期の整数倍のパルス幅を生成する。 - 特許庁

To provide an approach compatible with degradation in performances for phase noises and jitter in an output clock characteristics, which are problems in a conventional digital PLL.例文帳に追加

従来のデジタルＰＬＬで問題であった出力クロックの位相ノイズ及びジッタ性能の低下に対応するアプローチを提供する。 - 特許庁

The display device adjusts a phase of a quantization clock of an AD conversion means for converting an analog video signal into a digital video signal.例文帳に追加

表示装置は、アナログ映像信号をデジタル映像信号に変換するＡＤ変換手段の量子化クロックの位相を調整する。 - 特許庁

To increase the resolution of digital data without increasing a sampling clock frequency and to reduce the cost of a device by simplifying a hardware configuration.例文帳に追加

サンプリングクロック周波数を上げずに、デジタルデータの分解能を高めると共に、ハードウエア構成を簡素化して装置のコストを低減する。 - 特許庁

A microprocessor 24 controls a variable oscillator 25 to apply variable control to a frequency of a communication clock C3 of a digital communication transmission circuit 23.例文帳に追加

マイクロプロセッサ２４は、可変発振器２５を制御してデジタル伝送送信回路２３の通信クロックＣ３の周波数を可変制御する。 - 特許庁

A single analog to digital conversion of a single analog error signal to multiple, phase shifted, and a variable duty cycle clock is provided.例文帳に追加

単一のアナログ誤差信号から多数の位相シフトされた可変デューティ・サイクル・クロックへの単一のアナログ−ディジタル変換が提供される。 - 特許庁

Generated from a synchronizing signal extracted from an input analog signal is 27 MHz clock used as the reference of the component digital image signal.例文帳に追加

入力アナログ信号より抽出した同期信号から、コンポーネントデジタル映像信号の基準となる２７ＭＨｚクロックを生成する。 - 特許庁

To obtain a DPLL(digital phase-locked loop) for realizing extraction of a clock signal with high accuracy by enabling phase adjustment.例文帳に追加

位相調整を可能とすることにより精度の高いクロック信号抽出を実現するＤＰＬＬを提供することを目的とする。 - 特許庁

To provide a digital/analog converter circuit that can enhance the resolution without extending the data update period while keeping the system clock.例文帳に追加

システムクロックをそのままに、データの更新周期を延長させることなく、分解能を向上させたデジタル・アナログ変換回路を提供する。 - 特許庁

An XOR type integration digital PLL circuit 14 outputs a clock signal to give the discrimination timing synchronously with this inverting timing.例文帳に追加

この反転タイミングに同期してＸＯＲ型積分デジタルＰＬＬ回路１４が判定タイミングを与えるクロック信号を出力する。 - 特許庁

The combination clock 1 includes the analog display section having a minute hand 31 and a second hand 32, and the digital display section having a display panel 20.例文帳に追加

コンビネーション時計１は、分針３１、秒針３２を有するアナログ表示部と、表示パネル２０を有するデジタル表示部とを備える。 - 特許庁

A digital signal is limited in a band by the roll-off filter, to output to a waveform equalizer 7, a clock-regenerating circuit 51 and the AGC circuit 2.例文帳に追加

デジタル信号をロールオフフィルタで帯域制限し、波形等化器７，クロック再生回路５１及びＡＧＣ回路２に出力する。 - 特許庁

A digital control oscillation circuit 18 generates an oscillation frequency clock signal CK corresponding to the frequency control data signal DF.例文帳に追加

デジタル制御発振回路１８は周波数制御データ信号ＤＦに対応した発振周波数のクロック信号ＣＫを生成する。 - 特許庁

To provide a method and system for performing analog/digital conversion capable of reducing the influence of clock jitter or the like, and performing high speed sampling.例文帳に追加

クロック・ジッタ等の影響を低減させ、高速なサンプリングを可能とする、アナログ・デジタル変換のための方法およびシステムを提供する。 - 特許庁

A counter 63 counts the selected clock and its output and the high-order bit of the digital video signals are compared in a comparator 64.例文帳に追加

選択されたクロックをカウンタ６３がカウントし、その出力とディジタル映像信号の上位ビットとが比較器６４で比較される。 - 特許庁

The default for analog clocks is 164 pixels; the default for digital clocks is whatever is needed to hold the clock when displayed in the chosen font.例文帳に追加

アナログ時計のデフォルト値は 164 ピクセル。 デジタル時計のデフォルト値は、選択されたフォントで時計を表示するために必要な高さである。 - XFree86

To provide a memory card capable of improving a problem with occurrence of skew of data and clock signals by providing the clock signals from a data transferring side, and improving a data transfer speed by increasing a clock frequency, digital equipment, and a method of interfacing these two devices with each other.例文帳に追加

それぞれデータを転送する側からクロック信号を提供してデータとクロックとのスキュー発生問題を改善し、かつクロック周波数を高めてデータ転送速度を向上させうるメモリカードと、デジタル機器及び二つの装置間のデータインタフェース方法を提供する。 - 特許庁

The time digital converter 13 detects the phase difference between the reference clock signal REF and the low frequency clock signal CLKA in accuracy of a time period shorter than the period of the high frequency clock signal CLKB, after the output of the counter 16 enters into a predetermined range.例文帳に追加

時間デジタル変換器１３は、カウンタ１６の出力が所定範囲になってから、参照クロック信号ＲＥＦと低周波クロック信号ＣＬＫＡとの位相差を、高周波クロック信号ＣＬＫＢの周期よりも短い時間の精度で検出する。 - 特許庁

In the case of a loading or unloading state, fixed data are replaced with reproduced digital data from a reproduction circuit 3 and the replaced data are given to the signal processing circuit 4 and also a reproduction clock from a reproduction circuit 3 is replaced with a recording clock and the recording clock is given to the signal processing circuit 4.例文帳に追加

ローディング時、アンローディング時には、再生回路３からの再生ディジタルデータを固定のデータに切り替えて信号処理回路４に与えるとともに、再生回路３からの再生クロックを記録クロックに切り替えて信号処理回路４に与えるようにしている。 - 特許庁

The frequency identification circuit 2 counts a period (pulse) of the basic clock signal for a prescribed period of the external clock signal extCLK, and a digital controlled oscillator(DCO) 4 is oscillated on the basic of a count DCOIN and an internal clock signal ICLK is generated.例文帳に追加

周波数同定回路２は、外部クロック信号ｅｘｔＣＬＫの所定期間、基本クロック信号の周期（パルス）を計数し、かかる計数ＤＣＯＩＮに基づき、デジタル制御型発振器（ＤＣＯ）５は発振し内部クロック信号ＩＣＬＫを形成する。 - 特許庁

This device is obtained by improving a transport stream generator having a transmission clock generator for generating a transmission clock, digital information storage part for storing transport stream data, FIFO memory for outputting the transport stream data on the basis of the transmission clock of the transmission clock generator and CPU for reading the transport stream data out of the digital information storage part and writing them in the FIFO memory corresponding to a write signal.例文帳に追加

本発明は、伝送クロックを発生する伝送クロック発生器と、トランスポートストリームデータを記憶するデジタル情報記憶部と、伝送クロック発生器の伝送クロックに基づいて、トランスポートストリームデータを出力するＦＩＦＯメモリと、デジタル情報記憶部のトランスポートストリームデータを読み出し、ライト信号によりＦＩＦＯメモリに書き込むＣＰＵとを有するトランスポートストリーム発生器に改良を加えたものである。 - 特許庁

A clock recovery circuit 113 generates a clock signal corresponding to a sampling frequency of 44.1 KHz and a clock signal corresponding to a sampling frequency of 48.0 KHz based on the reference signal supplied from the USB interface 68, and supplies the generated clock signal corresponding to the sampling frequency of 44.1 KHz and clock signal corresponding to the sampling frequency of 48.0 KHz to a digital audio interface.例文帳に追加

クロックリカバリ回路１１３は、USBインタフェース６８から供給された基準信号を基に、44.1KHzのサンプリング周波数に対応するクロック信号、および48.0KHzのサンプリング周波数に対応するクロック信号を生成し、生成した44.1KHzのサンプリング周波数に対応するクロック信号、および48.0KHzのサンプリング周波数に対応するクロック信号をデジタルオーディオインタフェースに供給する。 - 特許庁

The liquid consumption state detection parts are provided with a digital signal generation circuit part for generating digital signals, based on the counterelectromotive-force signals and a detection circuit part having clock signals for detecting the state of liquid consumption, on the basis of the digital signals.例文帳に追加

液体消費状態検出部は、逆起電力信号に基づくデジタル信号を生成するデジタル信号生成回路部と、デジタル信号に基づいて液体消費状態を検出するクロック信号を有する検出回路部と、を有する。 - 特許庁

A digital amplifier 200 comprises: a voltage value conversion block 220 for converting a digital value of digital pulse width in a digital modulation block 210 to a voltage value; and an integration circuit block 230 for generating a triangular wave from a master clock and modulating the generated triangular wave according to a signal depending on the value of modulation width of digital pulse width modulation.例文帳に追加

デジタルアンプ２００は、デジタル変調ブロック２１０のデジタルパルス幅のデジタル値を電圧値に変換する電圧値変換ブロック２２０と、マスタークロックにより三角波を発生し、かつ、前記発生した三角波を、前記デジタルパルス幅変調の変調幅の値に応じた信号を基に変調する積分回路ブロック２３０とを備える。 - 特許庁

Data for a burst period among component video signal digital data obtained by the analog/digital converter 2 are multiplied with sine wave digital data outputted from the sine wave digital data oscillator 4, the digital filter 5 suppresses an unnecessary high frequency component from the result of the multiplication, and the oscillated clock frequency of the VCO 8 is controlled by using the result.例文帳に追加

Ａ／Ｄ変換器２で得られる複合映像信号ディジタルデータのうちバースト期間のデータと正弦波ディジタルデータ発振器４の出力する正弦波ディジタルデータとを乗算し、その乗算結果からディジタルフィルタ５で不要な高周波成分を抑圧し、その結果を用いてＶＣＯ８の発振クロック周波数を制御する。 - 特許庁

The low-pass filter 39 applies band limit processing to a digital color difference signal DQ with a clock rate of fs/2 resulting from employing a down-sample circuit 49 to down-samples a digital color difference signal DQ* of the NTSC system with a clock rate of 2fs generated by a matrix circuit 47.例文帳に追加

マトリクス回路４７により形成される２ｆｓのクロックレートのＮＴＳＣ方式のディジタル色差信号Ｄ_Ｑ＊をダウンサンプル回路４９によりダウンサンプリングしたｆｓ／２のクロックレートのディジタル色差信号Ｄ_Ｑ についてローパスフィルタ３９により帯域制限処理を施す。 - 特許庁

In this phase locked loop(PLL) provided with a digital control oscillator(DCO) 300, the DCO 308 receives a digital control signal generated by the PLL and an oscillator clock signal generated externally and generates an output signal with a higher frequency than that of the oscillator clock signal.例文帳に追加

デジタル制御発振器（ＤＣＯ）３０８を備えた位相同期ループ（ＰＬＬ）であり、ＤＣＯ３０８が、ＰＬＬによって生成されたデジタル制御信号と、外部生成された発振器クロック信号とを受信して、発振器クロック信号のものよりも大きな周波数を持つ出力信号を生成する。 - 特許庁

The frequency/voltage control circuit 40 determines, when at least one maximum digital quantity exceeds reference digital quantity, that power supply voltage is NG and does not change a frequency of a clock output from a clock generation device 20 and power supply voltage output from a regulator 30.例文帳に追加

周波数／電圧制御回路４０は、最大デジタル量のうち基準デジタル量を上回るものが一つでもあった場合には、電源電圧がＮＧであると判定し、クロック発生装置２０から出力されるクロックの周波数やレギュレータ３０から出力される電源電圧を変更しない。 - 特許庁

To provide a DPLL (digital phase locked loop) circuit with hold-over function that generates a temperature-controlled reference clock with high precision for free-running frequency control, especially, during holdover regarding a digital synchronous network.例文帳に追加

デジタル同期網に関し、特にホールドオーバ時において自走周波数制御のために温度補正を行った高精度な基準クロックを生成するホールドオーバ機能付きＤＰＬＬ回路を提供する。 - 特許庁

An analog-to-digital converter 1 converts an input picture signal into digital by using a sampling clock generated from a PLL circuit 7, synchronized with a horizontal synchronizing signal, and setting a frequency dividing ratio N.例文帳に追加

Ａ／Ｄ変換器１は、水平同期信号に同期し、分周比Ｎを設定するサンプリングクロックを発生するＰＬＬ回路７からのサンプリングクロックにより入力映像信号をデジタル変換する。 - 特許庁

In the signal processor 3, the analog signal A_-2 is converted into a digital signal in each clock cycle by an A/D converting circuit 16, and a digital signal D_-2a thus obtained is outputted to a CPU14.例文帳に追加

信号処理装置３では、アナログ信号Ａ＿２が、ＡＤ変換回路１６によって各クロックサイクル毎にデジタルに変換され、それによって得られたデジタル信号Ｄ＿２ａがＣＰＵ１４に出力される。 - 特許庁

This device supplys a digital data stream (I) and a clock signal (Ck) to be stored in a 1st circuit and also makes the 1st circuit(CC1) output a pair of digital streams (N, R).例文帳に追加

本発明によれば、第一回路（ＣＣ１）へ格納すべきデジタルデータストリーム（Ｉ）及びクロック信号（Ｃｋ）を供給し且つ該第一回路（ＣＣ１）から一対のデジタルストリーム（Ｎ，Ｒ）を出力させる。 - 特許庁

By a digital clock generation system that uses a digital phase locked loop, the mounting eccentricity of the second encoder is measured and compensated for a more accurately mounted spindle control encoder.例文帳に追加

ディジタル位相固定ループを使用したディジタル・クロック発生システムによって、より正確に取り付けられたスピンドル制御エンコーダに対して、第２のエンコーダの取付けの偏心が測定および補償される。 - 特許庁

To provide a full digital audio amplifier which improves resolution of pulse-width modulation with respect to given clock frequency and pulse period in pulse-width modulation by a digital circuit, and is small in quantization noise.例文帳に追加

デジタル回路によるパルス幅変調において、与えられたクロック周波数とパルス周期に対して、パルス幅変調の分解能を向上させ、量子化ノイズの小さなフルデジタル・オーディオアンプを提供する。 - 特許庁

To provide a digital receiving and focusing device in an ultrasonic system capable of preventing performance of a sigma-delta analogue-digital converter from degrading even if a sampling clock cycle changes.例文帳に追加

超音波システムのデジタル受信集束装置において、サンプリングクロックの周期が変わってもシグマ−デルタアナログ−デジタル変換器の性能低下を防ぐことができる受信集束装置を提供する。 - 特許庁

To provide a wavelength converter that can attain timing recovery of transmission reception digital signal by automatically producing a clock with a particular frequency adapted to the transmission reception digital signal and to provide a wavelength communication device.例文帳に追加

送受信デジタル信号に適合した特定周波数のクロックを自動的に生成して、送受信デジタルのタイミング再生を可能とした波長変換器および波長多重光通信装置を提供する。 - 特許庁

DIGITAL MODULATION CIRCUIT AND METHOD, DIGITAL DEMODULATION CIRCUIT AND METHOD, DEMODULATING CARRIER GENERATING CIRCUIT AND METHOD, AND DEMODULATING BIT CLOCK GENERATING CIRCUIT AND METHOD例文帳に追加

デジタル変調回路およびデジタル変調方法、デジタル復調回路およびデジタル復調方法、復調用キャリアの生成回路および生成方法、並びに復調用ビットクロックの生成回路および生成方法 - 特許庁

A computer 20 converts the digital data stored in the external storage circuit 17 into digital data synchronized with the clock timing of the signal recorded on the optical disk DK and loads it into an internal RAM 20a.例文帳に追加

コンピュータ２０は、外部記憶回路１７に記憶されたディジタルデータを、光ディスクＤＫに記録されていた信号のクロックタイミングに同期したディジタルデータに変換して内部ＲＡＭ２０ａに取り込む。 - 特許庁

The harmonic analyzer converts measured analog signals into digital form, performs harmonic analysis, and is provided with a sampling clock generator 9 constituted of a digital circuit for generating a sampling clock which has a frequency N-times higher than a zero-cross signal on the basis of a zero-cross signal of the measured analog signals and which is used for the conversion of the measured analog signals into digital form.例文帳に追加

測定アナログ信号をディジタル化して高調波の解析を行う高調波解析装置であって、ディジタル回路で構成され、測定アナログ信号のゼロクロス信号に基づき、ゼロクロス信号のＮ倍の周波数を有し測定アナログ信号のディジタル化に用いるサンプリングクロックを生成するサンプリングクロック発生器を設けたことを特徴とするもの。 - 特許庁

Two values of a digital signal S20 outputted from a digital signal generating circuit 20 are switched at a comparatively fast clock cycle such as a clock cycle of, e.g. A-D conversion and a subtractor circuit 33 detects a difference S33 of residue signals S16 after digital conversion outputted from an A-D conversion circuit 16 corresponding to the two values, respectively.例文帳に追加

ディジタル信号発生回路２０において、例えばＡ／Ｄ変換のクロックサイクル毎といった比較的速いサイクルでディジタル信号Ｓ２０の２つの値が切り替えられ、この２つの値にそれぞれ対応してＡ／Ｄ変換回路１６から出力されるディジタル変換後の残差信号Ｓ１６の差分Ｓ３３が、減算回路３３において検出される。 - 特許庁

The VCO 4 controls the frequency in response to a control signal analogically converted by the digital/analog converter 3 to generate an output clock.例文帳に追加

ＶＣＯ４は、Ｄ／Ａ変換器３によりアナログ変換された制御信号に応じて周波数を制御して出力クロックを生成する。 - 特許庁

Thus, the input audio signal X is sequentially ADD-converted for each clock and a 1-bit serial digital audio signal is obtained as the output Y of the comparator 3.例文帳に追加

従って、１クロック毎に順次Ａ／Ｄ変換され、比較器３の出力Ｙとして１ビットのシリアルディジタル音声信号が得られる。 - 特許庁

A data transfer device for transferring a digital data signal in synchronization with a clock signal includes a delay unit, a measurement unit, and a control unit.例文帳に追加

データ転送装置は、クロック信号に同期してディジタルのデータ信号を転送するものであって、遅延部と、測定部と、制御部とを備える。 - 特許庁

To easily and stably obtain a demodulating carrier signal and a demodulating bit clock signal in a simple constitution for demodulating digital modulated signals.例文帳に追加

デジタル変調信号を復調する際に、簡単な構成で、かつ容易に、復調用キャリア信号、復調用ビットクロック信号を安定して得る。 - 特許庁