「Divider」に関連した英語例文の一覧と使い方(23ページ目) - Weblio英語例文検索

The clock C1 generated by the clock generator circuit 2 is divided by the frequency divider circuit 3 to the frequency of about several tens megahertz and is supplied to the peripheral IC 4 as the clock C2.例文帳に追加

また、クロック発生回路２で発生したクロックＣ１は、分周回路３によって数十ＭＨｚ程度に分周されて、クロックＣ２として周辺ＩＣ４に供給される。 - 特許庁

To provide a PLL circuit for achieving operation stability by preventing a runaway state even when a voltage controlled oscillation circuit oscillates in a frequency that exceeds a design value of a frequency divider circuit.例文帳に追加

電圧制御発振回路が分周回路の設計値を越えた周波数で発振した場合にも、暴走状態を防止して動作安定を実現するＰＬＬ回路を提供する。 - 特許庁

The control unit is connected in parallel with a part of the voltage divider circuit to take out a partial voltage level, judges whether the input voltage of the DC motor exceeds a set value or not, and controls the drive of the DC motor.例文帳に追加

前記制御ユニットは、分圧回路の一部に並列接続され、一部の電圧レベルを取り出し、DCモータの入力電圧が設定値を超えたかを判断し、DCモータの駆動を制御する。 - 特許庁

A voltage divider means is connected with the recording paper detection sensor and the output of the sensor in parallel, and reading output voltage of the detection sensor by an analog/digital converter, thereby the state is discriminated.例文帳に追加

記録紙検出センサと、検出センサの出力と並列に分圧手段を接続し、検出センサの出力電圧をアナログ／デジタル変換装置で読み取ることで状態を識別する。 - 特許庁

An oscillated frequency of a voltage controlled oscillator 16 is changed by the voltage at the terminal 32 and the oscillated frequency output thereof is frequency-divided by a frequency divider 17 and its output is given to the phase comparator 10.例文帳に追加

電圧制御型発振器１６は端子３２の電圧によって発振周波数が変化し、その出力は分周器１７により分周され、位相比較器１０に入力される。 - 特許庁

The oscillator is provided with a varactor diode 21 an end of which tuning voltage Vt is impressed, a capacity coupling capacitor 11, a VHF oscillating circuit 10, and a 1/2 frequency divider 30.例文帳に追加

この発振装置は、一端に同調電圧Ｖｔが印加されるバラクタダイオード２１、容量結合コンデンサ１１、ＶＨＦ発振回路１０と、１／２分周器３０とを備える。 - 特許庁

The phase comparator 22 obtains the phase difference between the reference clock signal outputted by the reference oscillator 12 and the clock signal outputted by the variable frequency divider 28, and outputs a phase difference signal.例文帳に追加

位相比較器２２は、基準発振器１２の出力した基準クロック信号と可変分周器２８の出力したクロック信号との位相差を求めて位相差信号を出力する。 - 特許庁

To provide the divider of a plastic molding where the plastic molding can be easily divided for a short time and scraps are not produced and a method of dividing the plastic molding.例文帳に追加

プラスチック成形品を短時間で簡単に分割することができ、切り屑が出ないプラスチック成形品の分割装置およびプラスチック成形品の分割方法を提供すること。 - 特許庁

Each of the circuits 5, 25 is provided with a phase information generating circuit 4, a memory circuit 6, a phase number generating circuit 7, a control circuit 8, a sampling circuit 10, a 1/M frequency division counter 11 and a frequency divider circuit 12.例文帳に追加

これらの回路５、２５は、位相情報発生回路4、メモリ回路6、位相番号発生回路７、制御回路8、標本化回路10、Ｍ分周カウンタ11および分周回路12を備える。 - 特許庁

The fractional frequency divider 16 is obtained by, e.g. selecting different basic dividers 17 to 19 in order according to temporal rates (k) and (m-k) corresponding to fractional division which is implemented.例文帳に追加

フラクショナルディバイダは、例においては、実施されるフラクショナル分割に対応する時間的割合ｋ、ｍ−ｋに応じて、順番に、異なるディバイダ１７−１９を選択することによって得られる。 - 特許庁

In response to the command, the original clocks are outputted while being decimated and subjected to frequency division at a fixed frequency division ratio through a frequency divider before being outputted as a pixel clock Cki for recording image.例文帳に追加

この指示により、原クロックが間引かれて出力され、この出力を分周器により固定の分周比で分周し、画像記録用の画素クロックＣＫｉとして出力する。 - 特許庁

Here, the signal of the frequency(f) is inputted into the first frequency divider 16D1, and a drive signal fOUT is generated from the signal of the frequency f.N/n outputted from the voltage control oscillator 16D4.例文帳に追加

ここで、第１分周器１６_D1に、周波数ｆの信号を入力し、電圧制御発振器１６_D4から出力される周波数ｆ・Ｎ／ｎの信号から駆動信号ｆ_OUTを生成する。 - 特許庁

A 1/n frequency divider 114 applies 1/n frequency division (n is a positive integer) to an output of the voltage-controlled oscillator 113 and the resulting signal is used for a comparison signal of the phase comparator 109.例文帳に追加

電圧制御発振器１１３の出力を１／ｎ分周器１１４で１／ｎに分周（ｎは正の整数）した信号を位相比較器１０９の比較信号として使用する。 - 特許庁

The counter clock is divided using a frequency divider 5, ramp wave is generated by a DAC 2 based on the divided counter clock, and after blunting the ramp wave by a LPF 7, input in a comparator 8.例文帳に追加

分周器５を用いてカウンタクロックを分周し、分周したカウンタクロックに基づいてＤＡＣ２でランプ波を生成し、ランプ波をＬＰＦ７で鈍らせた後に、コンパレータ８に入力する。 - 特許庁

The PLL circuit 10 is provided with a reference oscillator 1, first and second dividers 2a, 2b, a third divider 11, a phase comparator 3, a low area passing filter 4 and a voltage control oscillator 5.例文帳に追加

ＰＬＬ回路１０は、基準発振器１、第１及び第２分周器２ａ，２ｂ、第３分周器１１、位相比較器３、低域通過フィルタ４、電圧制御発振器５を備える。 - 特許庁

A serial number is given sequentially to a received packet stream in units of packets, they are shared into a plurality of packet streams to generate packet streams at different bit rates (packet stream divider 101).例文帳に追加

受信したパケットストリームをパケット単位で順に通し番号を付与し、それらを複数のパケットストリームに振り分け、ビットレートの異なるパケットストリームを生成する（パケットストリーム分割装置１０１）。 - 特許庁

The time base input signal from an input terminal 9 is transmitted to an envelop extracting circuit 17 to extract an envelop, which is then quantized in a quantizer 20 and transmitted to a divider 14.例文帳に追加

入力端子９からの時間軸入力信号は、エンベロープ抽出回路１７に送られてエンベロープが抽出され、量子化器２０で量子化されて、割り算器１４に送られる。 - 特許庁

According to the compared result, a data selector 31 is controlled, and the frequency-dividing ratio of the counter circuit 43 inside a frequency divider circuit 41 for dividing the frequency of the reference clock is switched over.例文帳に追加

そして、その比較結果に応じてデータセレクタ３１を制御し、基準クロックを分周する分周回路４１内の上記カウンタ回路４３の分周比を切り換える構成となっている。 - 特許庁

A phase comparing signal generator 5 generates a phase difference signal Vpd corresponding to a phase difference between an oscillation signal V_OSC' frequency-divided by the frequency divider 4 and a reference clock signal CLK.例文帳に追加

位相比較信号生成部５は、分周器４により分周された発振信号Ｖ_ｏｓｃ’と、基準クロック信号ＣＬＫの位相差に応じた位相差信号Ｖｐｄを発生する。 - 特許庁

A data thinning unit 43 thins and extracts a beat signal from the A/D converter 41 in a term of the reference signal 14a frequency-divided by a programmable frequency divider 42.例文帳に追加

プログラマブル周波数ディバイダ４２が分周した基準信号１４ａの周期で、データ間引き部４３はＡ／Ｄ変換器４１からのビート信号４１ａを間引き抽出する。 - 特許庁

To provide a clock frequency divider circuit that executes phase adjustment of an output clock signal during frequency division while considering the communication timing of an operation circuit, and to provide a clock frequency dividing method.例文帳に追加

動作回路の通信タイミングを考慮すると共に、分周時に出力クロック信号の位相調整が可能なクロック分周回路、及びクロック分周方法を提供することである。 - 特許庁

The clock frequency control part 9 is composed of a frequency divider circuit 92 and a multiplier circuit 91 and frequency dividing ratio data and multiplication rate setting data from a CPU 7 are inputted to the respective circuits.例文帳に追加

クロック周波数調整部９は、分周回路９２と逓倍回路９１とからなり、ＣＰＵ７からの分周比設定データと逓倍率設定データとがその各々に入力される。 - 特許庁

To realize a divider where a division arithmetic processing speed is improved and selection device therefor and also to correspond to the division of an optional bit number of effective dividend and a divisor.例文帳に追加

除算演算処理速度を向上させることが可能な除算器およびその選択装置を実現し、また任意のビット数の有効被除数、除数の除算に対応可能にする。 - 特許庁

The PLL circuit comprises a phase comparator 11, a variable charge pump circuit 12, a variable low-pass filter 13, a voltage-controlled oscillation circuit 14, a variable divider 15, and a frequency determination circuit 16.例文帳に追加

この発明は、位相比較器１１、可変チャージポンプ回路１２、可変ローパスフィルタ１３、電圧制御発振回路１４、可変分周器１５、および周波数判定回路１６を備えている。 - 特許庁

A pulse signal of a prescribed period is generated in a frequency divider circuit 38 based on a clock signal generated by a crystal oscillator 36 and an oscillation circuit 37 and is output to the NAND circuit 35.例文帳に追加

水晶発振器３６、発振回路３７で生成されたクロック信号に基づいて分周回路３８で所定の周期のパルス信号を生成し、ＮＡＮＤ回路３５に出力する。 - 特許庁

A frequency divided clock obtained by frequency-dividing a write-clock generated by a wobble PLL circuit 6 by a frequency divider circuit 7 is selectively used for a signal for controlling the frequency of a digital read-channel 8.例文帳に追加

デジタルリードチャネル８の周波数制御用の信号に、ウォブルＰＬＬ回路６で生成したライトクロックを分周回路７で分周した分周クロックを選択的に使用する。 - 特許庁

A voltage divider 312 network and a high-voltage power supply used to statically bias the photomultiplier tube also power the gating circuitry and transmit a gating voltage pulse.例文帳に追加

分圧器３１２ネットワークと、光電子増倍管を静電的にバイアスするために使用される高電圧供給源とが、ゲート回路構成要素にパワーを与え、ゲート電圧パルスを伝達する。 - 特許庁

In the frequency divider 18 for intermediate oscillation, the cycle of an intermediate clock (g) may rapidly fluctuates as a result of following synchronization control signals (c), (d) from a phase comparator 10.例文帳に追加

中間発振用の分周器１８においては、位相比較器１０からの同期制御信号(c),(d)に追従する結果として中間クロック(g)の周期を急激に変動させることがある。 - 特許庁

Since the image quality correction processing can be performed by utilizing the heretofore wasted non-image region of the divider, the productivity relating to the image formation processing can be improved.例文帳に追加

従来無駄になっていた仕切紙の無画像領域を利用して、画質補正処理を行なうことができるので、画像形成処理に関わる生産性を向上させることができる。 - 特許庁

In the multilayered substrate, capacitor electrode patterns 211-218 are disposed in a laminating direction to form a plurality of capacitors comprising the divider circuit approximately in a center area of the substrate.例文帳に追加

多層基板は基板のほぼ中央部の領域に前記分波回路を構成するコンデンサが複数形成されるように、コンデンサ電極パターン２１１〜２１８が積層方向に配置される。 - 特許庁

The frequency divider dynamically adjust the divisor of the LFSR component to overcome limitations in the divide resolution due to the series combination of dividers, giving even and odd divisor values.例文帳に追加

周波数分割器は、ＬＦＳＲコンポーネントの除数を動的に調整して、分割器の直列組み合わせによる分割解像度の制限を克服し、偶数および奇数の除数値を与える。 - 特許庁

An output voltage of the circuit 10 is voltage-divided by a voltage divider 20, and its divided voltage value is compared with a reference voltage by a reference power source 30 by a comparator 31.例文帳に追加

この昇圧回路１０の出力電圧は分圧回路２０によって分圧され、その分圧値と基準電源３０による基準電圧とが比較器３１によって比較される。 - 特許庁

By performing 1/2 frequency dividing of the output signal of the phase shifter 20, synchronizing it with an excitation signal to be supplied to the angle detector 10 with a synchronized frequency divider circuit 22, a synchronization clock SQ3 is obtained.例文帳に追加

移相器２０の出力信号を、同期化分周回路２２で角度検出器１０に供給する励磁信号に同期して１／２分周して同期クロックＳＱ３を得る。 - 特許庁

The frequency divider circuit 9 receives an input clock signal 20 and gives clock signals 21-24 to the 1:2 S/P conversion circuits, the D-FF circuits and the retiming circuit 8.例文帳に追加

分周回路９には、入力クロック信号２０が入力され、クロック信号２１〜２４を上述した１：２Ｓ／Ｐ変換回路、Ｄ−ＦＦおよびリタイミング回路８に入力する。 - 特許庁

To make suppressible the performance deterioration by using bit shift instead of a divider and to reduce the circuit scale in the case of averaging pixel values of a central pixel and its peripheral pixels and eliminating a noise.例文帳に追加

中心画素とその周辺画素の画素値を平均化してノイズ除去を行う際に、除算器の代わりにビットシフトを用いて性能劣化を抑え回路規模を削減する。 - 特許庁

Receiving data from an optical disk and an internal clock from a frequency divider 17, a phase comparator 10 outputs its phase difference information as an UP signal and a DOWN signal.例文帳に追加

位相比較器１０に光ディスクからのデータと分周器１７からの内部クロックが入力されると、その位相差情報はＵＰ信号とＤＯＷＮ信号として出力される。 - 特許庁

By this procedure, the phases of the frequency dividing clock pulse produced by a clock pulse signal of 512 fs coming from the digital-analog converter 11 are made to coincide in the DSP 16 and the frequency divider 29.例文帳に追加

これにより、ＤＳＰ16及び分周器29においてディジタル−アナログ変換器11からの５１２ｆｓのクロックパルス信号より生成される分周クロックパルスの位相は一致される。 - 特許庁

The phase synchronization circuit consists of a phase comparator 1, a bias current supplying circuit 2, a charge pump 3, a loop filter 4, a voltage/ current converter 5, a current control oscillator 6 and a frequency divider 7.例文帳に追加

本装置は位相比較器１、バイアス電流供給回路２、チャージポンプ３、ループフィルタ４、電圧電流変換器５、電流制御発振器６および分周器７により構成される。 - 特許庁

This display device is provided with EL elements 17, 18, a DC power source 1, a boosting circuit 20, an oscillation circuit 4, an input circuit 6, a frequency divider circuit 15, a switching circuit 30 and a capacitor 14.例文帳に追加

ＥＬ素子１７，１８と、直流電源１と、昇圧回路２０と、発振回路４と、入力回路６と、分周回路１５と、スイッチング回路３０と、コンデンサ１４とを備える。 - 特許庁

A frequency dividing ratio control circuit 6 controls the frequency-dividing ratio of the first frequency divider 2, so that the ratio changes with time and the time average value of the frequency dividing ration contains a decimal fraction.例文帳に追加

分周比制御回路６は、第１分周器２の分周比が時間的に変化し、且つ分周比の時間平均の値が小数点以下の値を含むように制御する。 - 特許庁

Compensation for phase non-alignment between a VCO frequency divider 309 and a reference frequency signal 303 in a fractional-N PLL is made by a variable charge pump system 307.例文帳に追加

ＶＣＯ周波数分割器３０９と基準周波数信号３０３との間の位相不整合の分数−ＮＰＬＬにおける補償が可変電荷ポンプ装置３０７により行われる。 - 特許庁

To a voltage divider circuit for dividing an input voltage in accordance with a predetermined ratio with high accuracy, in which a source current does not flow from a voltage source and a sink current does not flow into the voltage source.例文帳に追加

電圧源からソース電流が流れず、かつ電圧源に対してシンク電流が流れ込まず、高い精度にて入力電圧を所定の比により分圧する分圧回路を提供する - 特許庁

Since the high-order higher harmonic wave component can be easily removed by the LPF (loop filter) of a PLL, the frequency synthesizer having the fractional frequency divider circuit with less spurious noise can be provided.例文帳に追加

高次高調波成分はＰＬＬのＬＰＦ（ループフィルタ）にて容易に除去できるため、スプリアスノイズの少ない分数分周回路をもった周波数シンセサイザが実現できる。 - 特許庁

To provide a semiconductor integrated circuit mounting a PLL for allowing an internal logic circuit to select and revise a frequency division ratio by itself without incurring malfunction of the internal logic circuit in changing a frequency division ratio of a frequency divider circuit of the PLL.例文帳に追加

ＰＬＬの分周回路の分周比を変更する場合に、内部ロジック回路の誤動作を招くことなく内部ロジック回路自身で分周比の切換え変更を行う。 - 特許庁

To provide an inverse element calculation unit and a divider on a finite field that apply inverse element calculation and division onto a finite field GF(2-m), using small amount of calculation by means of a small scale at a high-speed.例文帳に追加

有限体ＧＦ（２＾ｍ）上の逆元計算及び除算を小さな計算量で行い、それらの装置を高速且つ規模を小さく実現することを目的とする。 - 特許庁