「Memory Cell」に関連した英語例文の一覧と使い方(29ページ目) - Weblio英語例文検索

This memory device 600 is provided with a memory cell array 602 and local sense amplifiers 611-618 for receiving pre-fetched data bits from the memory cell array 602.例文帳に追加

本発明のメモリ装置６００はメモリセルアレイ６０２を備え、メモリセルアレイ６０２からプリフェッチされたデータビットを受信するためのローカルセンスアンプ６１１〜６１８を備える。 - 特許庁

Each of second wirings 2 connects memory cells, a storage capacitor 3 of the memory cell is arranged such that a storage capacitor 3 of the memory cell is shifted laterally relative to each second wiring 2.例文帳に追加

第２配線２のそれぞれがメモリセルを連結しており、メモリセルの蓄積容量３が各第２配線２に対して横にずれて配置された構成とする。 - 特許庁

To provide a nonvolatile semiconductor memory device, in which the variations of threshold voltage of a memory cell during erasion are suppressed more appropriately and surely, with respect to micronizing of a memory cell.例文帳に追加

メモリセルの微細化に対して、より適切、確実に、消去時のメモリセルの閾値電圧のばらつきを抑制する不揮発性半導体記憶装置を提供する。 - 特許庁

The PDPRAM (partial dual port random access memory) 20 is composed of a clock synchronization SRAM (static random access memory) interface (IF) 21, a DRAM cell array 22, a dual port DRAM cell array 23, and a DRAM cell array 24.例文帳に追加

ＰＤＰＲＡＭ２０は、クロック同期ＳＲＡＭインタフェース（ＩＦ）２１と、ＤＲＡＭセルアレイ２２と、デュアル・ポートＤＲＡＭセルアレイ２３と、ＤＲＡＭセルアレイ２４とから構成されている。 - 特許庁

Concretely, in the memory, the relieving processing of the defective cell is executed by executing the cell check of a sector different from an access sector in an erasure/write-in processing cycle to a memory cell array 11.例文帳に追加

具体的には、メモリ・セル・アレイ１１への消去・書き込み処理サイクルにおいて、アクセス・セクタと異なるセクタのセル検査を実行し、不良セルの救済処理が実行される。 - 特許庁

The NAND cell block 1 of a memory cell array comprises NAND cells in which a plurality of memory cell transistors MC are connected in series between a bit line BL and a source line SL.例文帳に追加

メモリセルアレイのＮＡＮＤセルブロック１は、複数のメモリセルトランジスタＭＣがビット線ＢＬとソース線ＳＬの間に直列接続されたＮＡＮＤセルにより構成される。 - 特許庁

To obtain a memory cell of SRAM comprising a well contact cell and a memory cell in which disturbance of periodicity is suppressed in the layout of pattern of a diffusion region or a polysilicon layer.例文帳に追加

ウェルコンタクトセルとメモリセルとを有するＳＲＡＭのメモリセルにおいて、拡散領域やポリシリコン層等のパターンのレイアウトの周期性が乱れるのを抑制する。 - 特許庁

To realize a memory cell and an information processing circuit with higher performance.例文帳に追加

より高性能なメモリセルおよび情報処理回路を実現する。 - 特許庁

The potential of a source line ssl of a driving MOS transistor in an SRAM memory cell MC is controlled so as to reduce the leakage current of MOS transistors in a memory cell.例文帳に追加

SRAMメモリセルMC内の駆動MOSトランジスタのソース線sslの電位を制御することでメモリセル内のMOSトランジスタのリーク電流を低減する。 - 特許庁

To provide a method and a system for multilevel operation of nitride memory cell.例文帳に追加

窒化メモリセルのマルチレベル操作の方法およびシステムを提供する。 - 特許庁

NONVOLATILE FERROELECTRIC MEMORY DEVICE INCLUDING FAILED CELL CORRECTING CIRCUIT例文帳に追加

不良セル矯正回路を含む不揮発性強誘電体メモリ装置 - 特許庁

At least one test magnetic memory cell (530) is also included in this device.例文帳に追加

この装置は、さらに、少なくとも１つのテスト磁気メモリセル(530)を含む。 - 特許庁

Cache memories, arranged as a first memory cell array and main memories arranged as a second memory cell array, are provided mixed.例文帳に追加

同一の半導体基板上に、第１のメモリセルアレイを有するキャッシュメモリと、第２のメモリセルアレイを有するメインメモリとが混載されている。 - 特許庁

To electrically erase an FAMOS memory cell.例文帳に追加

ＦＡＭＯＳメモリ・セルをＦＡＭＯＳメモリ・セルを電気的に消去する。 - 特許庁

The register stores data when a self-memory cell is not 'don't care', and stores 'don't care' data of an adjacent memory cell when it is 'don't care'.例文帳に追加

レジスタは、自己のメモリセルがドントケアでないときには記憶データを記憶し、ドントケアであるときには隣のメモリセルのドントケアデータを記憶する。 - 特許庁

When a copy line B921 is activated, a copy circuit B3200 copies the value stored in the memory cell A1000 to the memory cell B2000.例文帳に追加

コピー線Ｂ９２１をアクティブにすると、コピー回路Ｂ３２００はメモリセルＡ１０００に保持された値をメモリセルＢ２０００にコピーする。 - 特許庁

AUTOMATIC REPLACEMENT METHOD FOR DEFECTIVE CELL IN NONVOLATILE SEMICONDUCTOR MEMORY DEVICE例文帳に追加

不揮発性半導体記憶装置の不良セル自動置き換え方法 - 特許庁

To accurately determine deterioration in a memory cell.例文帳に追加

メモリセルに対する劣化状況を正確に判断できるようにする。 - 特許庁

A resistor R1 is connected to a source line SL of each memory cell, rewriting operation of a memory cell is performed for each prescribed batch unit.例文帳に追加

各メモリセルのソース線ＳＬに抵抗Ｒ１が接続され、所定の一括した単位ごとにメモリセルの書戻し動作が行なわれる。 - 特許庁

A P-type MOS transistor 21, which is the main component of a memory cell 10, functions as a storage element in the memory cell 10.例文帳に追加

メモリセル１０の主構成部材であるＰ型ＭＯＳトランジスタ２１は、メモリセル１０において記憶素子として機能するものである。 - 特許庁

To provide a semiconductor flash memory cell pair having a vertical channel.例文帳に追加

垂直チャンネルを持つ半導体フラッシュメモリセルペアが提供される。 - 特許庁

The drive transistors Q3, Q4 of one memory cell do not share the drive transistors Q3, Q4 of the other memory cell and an n-type source area 11a1.例文帳に追加

一のメモリセルの駆動トランジスタＱ_3、Ｑ_4は、他のメモリセルの駆動トランジスタＱ_3、Ｑ_4とｎ^+型ソース領域１１ａ１を共有しない。 - 特許庁

According to an embodiments, a semiconductor storage device including a memory cell array part and an alignment mark part juxtaposed to the memory cell array part is provided.例文帳に追加

実施形態によれば、メモリセルアレイ部と、メモリセルアレイ部と並置された合わせマーク部と、を備えた半導体記憶装置が提供される。 - 特許庁

The new camera-equipped cell phones have a detachable memory card. 例文帳に追加

新しいカメラ付き携帯は，取り外し可能なメモリーカードが付いている。 - 浜島書店 Catch a Wave

To provide a semiconductor device that tests a memory cell in a simple manner without reading or writing data from/to the memory cell.例文帳に追加

メモリセルの読出し及び書込みを必要としない、簡便なテスト方法を実行することが可能な半導体装置を提供する。 - 特許庁

A data latch circuit holds data read from the first memory cell.例文帳に追加

データラッチ回路は、第１のメモリセルから読み出されたデータを保持する。 - 特許庁

To provide a master slice system memory cell exclusive for a memory cell allowing a plurality of types of circuit configurations to be implemented by a master slice system.例文帳に追加

複数種類の回路構成をマスタスライス方式で対応可能なメモリセル専用のマスタスライス方式メモリセルを提供すること。 - 特許庁

To suppress a coupling effect due to threshold variation of an adjacent memory cell.例文帳に追加

隣接するメモリセルの閾値変動によるカップリング効果を抑制する。 - 特許庁

This allows the memory cell to hold data correctly.例文帳に追加

これにより、当該メモリセルにおいて、正確なデータの保持が可能となる。 - 特許庁

Leakage current of a MOS transistor in a memory cell is reduced by controlling the potential of a source line ssl of a driving MOS transistor in an SRAM memory cell MC.例文帳に追加

SRAMメモリセルMC内の駆動MOSトランジスタのソース線sslの電位を制御することでメモリセル内のMOSトランジスタのリーク電流を低減する。 - 特許庁

A specific row of a memory cell is set in a lock mode state, and it is set in a state affecting to read-out of data of a memory cell of the other row.例文帳に追加

メモリセルの特定行を、ロックモード状態に設定し、他の行のメモリセルのデータ読出に影響を及ぼす状態に設定する。 - 特許庁

To enable accessing to one memory cell MC in two systems.例文帳に追加

１つのメモリセルＭＣに対して２系統でアクセスできるようにする。 - 特許庁

The memory cell array 1 is provided with a plurality of memory cell M00-, arranged in a matrix state and plurality of word lines WORD_0 and so on.例文帳に追加

メモリセルアレイ１は、行列状に配列された複数の不揮発性メモリセルＭ００〜と、複数のワード線ＷＯＲＤ＿０〜とを備える。 - 特許庁

To provide a method for manufacturing a nonvolatile semiconductor memory cell, forming a shield wiring between adjacent memory cell gate electrodes without increasing the number of processes such as lithographic processing.例文帳に追加

リソグラフィ処理等のプロセス数を増加させることなく隣接メモリセルゲート電極間にシールド配線を形成できるようにする。 - 特許庁

MOS FIELD EFFECT TRANSISTOR, ITS MANUFACTURING METHOD, AND MEMORY CELL例文帳に追加

ＭＯＳ電界効果トランジスタ及びその製造方法並びにメモリセル - 特許庁

When a copy line A911 is activated, a copy circuit A3100 copies the value stored in the memory cell B2000 to the memory cell A1000.例文帳に追加

コピー線Ａ９１１をアクティブにすると、コピー回路Ａ３１００はメモリセルＢ２０００に保持された値をメモリセルＡ１０００にコピーする。 - 特許庁

The semiconductor device further includes a plurality of memory cell array 4a-4e provided with I/O 6a-6e to input/output signals, and a redundant memory cell array 5.例文帳に追加

また、信号を入出力するＩ／Ｏ６ａ〜６ｅを有する複数のメモリセルアレイ４ａ〜４ｅと、冗長メモリセルアレイ５を備える。 - 特許庁

To reduce a chip area in a twin-cell semiconductor memory device.例文帳に追加

ツインセル方式の半導体記憶装置のチップ面積を縮小する。 - 特許庁

In a short L and wide W (1G + 2G) memory cell, "H:L" is obtained.例文帳に追加

短Ｌ広Ｗ（１Ｇ＋２Ｇ）のメモリセルでは、「Ｈ：Ｌ」が得られる。 - 特許庁

To avoid the occurrence of delay in a reading speed of information from a memory cell.例文帳に追加

メモリセルからの情報の読出速度が遅くなることを回避する。 - 特許庁

A holding area and a coping area are set beforehand on a memory cell array.例文帳に追加

メモリセルアレイに、予め保持領域とコピー領域とを設定する。 - 特許庁

Then, a floating gate electrode 7a or the like of a transistor T2 of a flash memory cell is formed on a surface of a memory cell region RM.例文帳に追加

次に、メモリセル領域ＲＭの表面上にフラッシュのメモリセルのトランジスタＴ２のフローティングゲート電極７ａ等を形成する。 - 特許庁

The memory cell MC1 to memory cell MCm, a bit line insertion capacitance Cb1 and a bit line parasitic capacitance Ck1 are connected to the bit line BL.例文帳に追加

ビット線ＢＬには、メモリセルＭＣ１、・・・、メモリセルＭＣｍ、ビット線挿入キャパシタＣｂ１、及びビット線寄生容量Ｃｋ１が接続される。 - 特許庁

A sense amplifier 12B is arranged at the other end of the memory cell array 11.例文帳に追加

メモリセルアレイ１１の他端には、センスアンプ１２Ｂが配置されている。 - 特許庁

Word lines WL1-4 corresponding to each memory cell are provided.例文帳に追加

各メモリセルに対応するワード線ＷＬ１〜４が設けられている。 - 特許庁