「Memory Cell」に関連した英語例文の一覧と使い方(176ページ目) - Weblio英語例文検索

A request terminal 400, based on the tag IDs of all members of a visitor group, retrieves a photographed image in which the member is imaged from photographed images in the image server 300, makes the visitor select a desired photographed image, and performs outputting on a designated medium (for instance, printing by a printer 500, a flash memory, a cell-phone or the like).例文帳に追加

要求端末４００は、来園者グループのメンバー全員のタグＩＤを基に、撮影済みの画像からメンバーが映っている写真画像を画像サーバ３００より検索して、所望の写真画像を来園者に選択させて、指定された媒体（例えばプリンタ５００による印刷やフラッシュメモリ、携帯電話等）への出力を行う。 - 特許庁

The semiconductor device comprises a memory cell area including a first device separation area 20, and a second device formation area including a second device separation area 21b of which a frontage is wider than that of the first device separation area 20, and in which a central portion 21a is deeper than a periphery and the first device separation area 20.例文帳に追加

第１の素子分離領域２０を有するメモリセル領域と、前記第１の素子分離領域２０よりも間口が広く、かつ、中央部２１ａの深さが周辺部の深さ及び前記第１の素子分離領域２０の深さよりも深い、第２の素子分離領域２１ｂを有する第２の素子形成領域とを有することを特徴とする。 - 特許庁

At the time of writing, a data size detection circuit 7 detects the size of compressed data inputted from the external based on compression information added to compressed data and indicating the size of compressed data, a data I/O circuit 6 and an instruction decoder 5 are driven only for a period necessary for writing operation to write the compressed data in a memory cell array 2.例文帳に追加

データサイズ検出回路７は書込み時に圧縮データに付加されかつ圧縮後のデータの大きさを示す圧縮情報を基に外部から入力される圧縮データの大きさを検出し、書込み動作に必要な期間だけデータ入出力回路６及び命令デコーダ５を動作させてメモリセルアレイ２に圧縮データを書込む。 - 特許庁

To prevent an interval between ReRAM elements from becoming against the rule, by adding a simple alteration to the arrangement structure of electrodes(vias) and the ReRAM elements concerning a ReRAM, by working by applying a predefined working rule to a memory cell selection transistor array to be refined, and also by working by applying another working rule to the ReRAM elements.例文帳に追加

ＲｅＲＡＭに関し、電極（ビア）及びＲｅＲＡＭ素子の配置構造に簡単な改変を加え、微細化すべきメモリセル選択トランジスタアレイには所要の加工ルールを適用して加工し、且つ、ＲｅＲＡＭ素子には別の加工ルールを適用して加工することを可能にし、ＲｅＲＡＭ素子の間隔がルール違反にならないようにする。 - 特許庁

Each block Bi is provided with an erasion load decoding circuit 4 outputting positive voltage to a first drive line connected to a substrate region of a block selected at the time of erasion of data and a negative voltage decoding circuit 5 outputting negative voltage to a second drive line connected to a control gate of a memory cell of a block selected at the time of erasion of data.例文帳に追加

各ブロックＢｉ毎に、データ消去時に選択されたブロックの基板領域につながる第１の駆動線に正電圧を出力する消去負荷デコード回路４と、データ消去時に選択されたブロックのメモリセルの制御ゲートにつながる第２の駆動線に負電圧を出力する負電圧デコード回路５とが設けられる。 - 特許庁

This SRAM is provided with a P-channel MOS transistor which is provided corresponding to each row and connected between one end of a memory cell power supply wiring MVL of the corresponding row and the power supply potential VDD' to have a comparatively higher continuity resistance value and a program circuit 2 which makes non-conductive the P-channel MOS transistor 1 when a fuse 3 blows.例文帳に追加

このＳＲＡＭは、各行に対応して設けられて対応の行のメモリセル電源配線ＭＶＬの一方端と電源電位ＶＤＤ′のラインとの間に接続され、比較的高い導通抵抗値を有するＰチャネルＭＯＳトランジスタ１と、ヒューズ３が切断された場合にＰチャネルＭＯＳトランジスタ１を非導通にするプログラム回路２とを備える。 - 特許庁

The interlayer insulating film is provided with trenches 11m and 11n extending in a specified direction in parallel with the major surface while being spaced apart from each other between the memory cell and the circumferential edge 54, and a trench 11p branched from the trenches 11m and 11n to extend in a direction different from the extending direction of the trenches 11m and 11n.例文帳に追加

層間絶縁膜には、メモリセルと周縁５４との間に位置して、主表面に対して平行に延在し、かつ互いに間隔を隔てて所定の方向に延びる溝１１ｍおよび１１ｎと、溝１１ｍおよび１１ｎから枝分かれし、溝１１ｍおよび１１ｎが延びる方向とは異なる方向に延びる溝１１ｐとが形成されている。 - 特許庁

A control circuit that controls access to a memory cell according to an inputted command, a transfer mode setting circuit that holds a transfer mode, the address pin to which an address is inputted and outputted in a first transfer mode and data is inputted and outputted in a second transfer mode, and a switching circuit that switches a connection destination of the address pin according to transfer modes, are provided.例文帳に追加

入力されたコマンドに応じてメモリセルに対するアクセスを制御する制御回路と、転送モードを保持する転送モード設定回路と、第１の転送モード時にアドレスが入出力され、第２の転送モード時にデータが入出力されるアドレスピンと、転送モードに応じてアドレスピンの接続先を切り替える切り替え回路とを有する。 - 特許庁

A dummy transistor dT11 is arranged near the transistor T11 for a gain connected to a memory cell to be accessed, a bit line BL made for reference by the dummy transistor dT11 is driven, and the influence of a variation in the threshold of the transistor for a gain is offset by using the potential or current of the bit line as a reference signal of a reading determination.例文帳に追加

アクセスされるメモリセルに接続されたゲイン用トランジスタＴ１１の近傍にダミートランジスタｄＴ１１を配置し、それによって参照用とされるビット線ＢＬを駆動して、そのビット線の電位または電流を読み出し判定の参照信号として使用することでゲイン用トランジスタの閾値ばらつきの影響を相殺する。 - 特許庁

A method of operating a memory cell, having a first biasing device for reducing a negative charge in a charge capture structure, and a second biasing device which has the tendency of inducing a balanced charge tunneling between a gate and the charge capture structure and between the charge capture structure and a channel, and comprising the step of applying a first procedure (normally elimination) for establishing a low threshold state.例文帳に追加

電荷捕獲構造内の負の電荷を低減する第１のバイアス装置と、ゲートと電荷捕獲構造との間、および電荷捕獲構造とチャネルとの間に、平衡電荷トンネリングを誘起する傾向がある第２のバイアス装置を含む、低しきい値状態を確立するために第１の手順（通常は消去である）を適用するステップを含むメモリ・セルを動作させるための方法。 - 特許庁

In verify-operation for confirming whether or not threshold voltage of a memory cell is included in the prescribed threshold voltage distribution after write-on or erasure, it is evacuated that write-in and erasure operation will not converge and that write-in and erasure can be finished for a short time, by changing discriminating conditions for relaxing the direction with verify-voltage of three stages or more.例文帳に追加

書込みまたは消去後にメモリセルのしきい値電圧が所定のしきい値電圧分布に含まれるか否かを確認するためのベリファイ動作において、ベリファイ電圧が３段階以上で判定条件が緩くなる方へ変化させることにより、書込みや消去動作が収束しなくなるのを回避して短時間で書込みや消去を終了できるようにした。 - 特許庁

To satisfy leakage characteristics and satisfy charge retention characteristics even in the case that the leakage current characteristics are centered during positive and negative application and a capacity insulation film having asymmetry is used in a memory cell structure capable of obtaining the sufficient capacity value of a semiconductor storage device and in the case that leakage current exceeds a target set value in applying one polar bias.例文帳に追加

半導体記憶装置の十分な容量値を得ることができるメモリセル構造において、正負バイアス印加時でのリーク電流特性が０Ｖを中心に非対称性をもつ容量絶縁膜を使用する場合で、かつ、一方の極性のバイアスを印加した際にリーク電流が目標設定値を越えてしまう場合にでも、リーク特性を満足させ、電荷保持特性を満足させる。 - 特許庁

To provide a nonvolatile semiconductor memory having proper cell operation characteristics, by suppressing impairment of film quality resulting from a post-heating process, when a rare earth oxide, a rare earth nitride or a rare earth oxinitride containing a rare earth element is employed as an inter-electrode insulating film or a block insulating film, thereby avoiding crystallization or deterioration in the permittivity.例文帳に追加

本発明の課題は、希土類元素を含む希土類酸化物、希土類窒化物、または、希土類酸窒化物を電極間絶縁膜やブロック絶縁膜として用いる場合、後熱工程に起因する膜質劣化を抑制し結晶化や誘電率低下を回避して、セル動作特性の良好な不揮発性半導体メモリ装置およびその製造方法を提供することにある。 - 特許庁

The memory cell comprises a trench for defining a semiconductor substrate to be an active area and an inactive area, a trench insulating film into which the trench is embedded and which has a prescribed projection part, an impurity area formed in the active area, a floating gate isolated with the projection part as a boundary and having projecting and recessing parts, a dielectric film formed on the floating gate, and a control gate.例文帳に追加

半導体基板を活性領域と非活性領域に定義するためのトレンチと、前記トレンチを埋め込み、所定の突出部を有するトレンチ絶縁膜と、前記活性領域に形成される不純物領域と、前記突出部を境界として孤立し、凸凹部を有するフローティングゲートと、前記フローティングゲート上に形成される誘電体膜及びコントロールゲートとを含んでなる。 - 特許庁

A control circuit 18a and a timing control circuit 18b select the first word line and a second word line which is different from the first word line and which shares a pair of bit lines with the first word line, and executes a refresh operation of a memory cell connected to the word lines at a second frequency which is higher than a first frequency of a clock signal supplied from the outside.例文帳に追加

制御回路１８ａ及びタイミング制御回路１８ｂは、第１のワード線とビット線対を共有する第１のワード線とは異なる第２のワード線を選択し、当該ワード線に接続されるメモリセルのリフレッシュ動作を、外部から供給されるクロック信号の第１の周波数に比べて高い第２の周波数で実行する、ことを特徴とする。 - 特許庁

This liquid crystal display device driving circuit is provided with a display data latch for latching display data from a memory, a gamma decoder for receiving a plurality of gradation voltages and selecting and outputting one of the plurality of gradation voltages in response to the display data, and a driver cell circuit for receiving an output voltage of the gamma decoder and generating an output voltage to be applied to a liquid crystal display device.例文帳に追加

メモリからディスプレイデータをラッチするディスプレイデータラッチ、複数の階調電圧を受信し、ディスプレイデータに応答して複数の階調電圧のうち何れか一つを選択して出力するガンマデコーダ及びガンマデコーダの出力電圧を受信し、液晶表示装置に印加される出力電圧を発生させるドライバセル回路を備える液晶表示装置駆動回路である。 - 特許庁

In a semiconductor memory cell in which electric charges are stored corresponding to the levels of write bit lines WBit under instructions from write word lines WWrd and, meanwhile, the levels of readout bit lines RBit are made to transit under instructions from readout work lines RWrd, the write word lines WWrd are laid between grounding lines GND and the readout word lines RWrd.例文帳に追加

書込ワード線ＷＷｒｄの指示によって書込ビット線ＷＢｉｔのレベルに対応して電荷を蓄積する一方、読出ワード線ＲＷｒｄの指示によって蓄積した電荷に応じて読出ビット線ＲＢｉｔのレベルを遷移させる半導体メモリーセルにおいて、書込ワード線ＷＷｒｄを、接地線ＧＮＤと読出ワード線ＲＷｒｄとの間に配列させる。 - 特許庁

To provide means for reducing current density required for spin injection magnetization reversal, to provide means for performing magnetic writing operation directly conducting a current to a memory cell without utilizing an external magnetic field, and further to provide a high density magnetic recording apparatus for enabling record reading operation in an equivalent device structure.例文帳に追加

スピン注入磁化反転に要する電流密度を低減化する手段を提供するとともに、高密度磁気記録装置の磁気的メモリーセルに対して、外部磁場を利用することなく、メモリーセルに直接電流を流すことにより磁気的書き込み操作を行う手段を提供し、かつ、同等の素子構造において記録読み取り操作を可能とする高密度磁気記録装置を提供すること。 - 特許庁

Two inverters respectively composed of first conductivity type driving transistors Qn1 and Qn2 and second conductivity type load transistors Qp1 and Qp2 which are electrically connected in series between a first power supply voltage feeder line VSS and a second power supply voltage feeder line VSS and of which gates are connected in common and cross-connecting input and output are included in each memory cell.例文帳に追加

第１の電源電圧供給線ＶＤＤと第２の電源電圧供給線ＶＳＳとの間に電気的に直列接続されてゲートが共通に接続された第１導電型の駆動トランジスタＱｎ１,Ｑｎ２と第２導電型の負荷トランジスタＱｐ１,Ｑｐ２とからそれぞれが構成され、入力と出力が交叉して接続された２つのインバータをメモリセルごとに有する。 - 特許庁

A parameter table which describes in time series control data corresponding to a voltage to be applied respectively on ion transport constituent elements such as a first stage quadrupole, a multiple pole ion guide arranged in a collision cell, and a third stage quadrupole is generated at a data generating part 400 constructed of a CPU, and is held in a table holding part 411 being an external memory by DMA transmission.例文帳に追加

第１段四重極、コリジョンセル内に配設された多重極イオンガイド、第３段四重極などのイオン輸送構成要素にそれぞれの印加する電圧に対応した制御データを時系列的に記述したパラメータテーブルをＣＰＵにより構成されるデータ生成部４００で生成し、ＤＭＡ転送で外部メモリであるテーブル保持部４１１に保持する。 - 特許庁

The memory cell MC has a triple well structure of: a first conductive type upper layer well PWEL formed on a second conductive type depth layer well DNWL; a second conductive type annular upper layer well NWEL1 surrounding it; and a first conductive type upper layer well and uppermost layer impurity regions (P, N) formed on the second conductive type annular upper layer well.例文帳に追加

メモリセルＭＣは、第２導電型の深層ウェルＤＮＷＬ上に形成された第１導電型の表層ウェルＰＷＥＬ及びそれを囲む第２導電型の環状表層ウェルＮＷＥＬ１と、第１導電型の表層ウェル及び第２導電型の環状表層ウェルに形成された最表層不純物領域（Ｐ，Ｎ）とのトリプルウェル構造を有する。 - 特許庁

A nonvolatile memory device comprises: bit lines connected to cell strings; page buffers which are connected to the bit lines, and which establish approximate target bit line forcing voltage levels for the bit lines; and bit line forcing voltage clamp circuits which are connected between the bit lines and the page buffers, and which make a precise adjustment to the established approximate target bit line forcing voltage levels.例文帳に追加

セルストリングに連結されたビットライン、ビットラインに連結され、プログラム動作時に、ビットラインにターゲット・ビットライン・フォーシング電圧レベルを大体のところで形成するページバッファ、及び前記ビットラインと前記ページバッファとの間に連結され、大体のところ形成されたターゲット・ビットライン・フォーシング電圧レベルを精密に調整するビットライン・フォーシング電圧クランプ回路を具備する不揮発性メモリ装置である。 - 特許庁

Information is written to the memory cell by turning on the writing transistor, supplying a potential to a node where a source electrode (or a drain electrode) of the writing transistor, one of electrodes of the capacitor, and a gate electrode of the reading transistor are electrically connected to each other, and thereafter, turing off the writing transistor so that a predetermined amount of charge is held in the node.例文帳に追加

メモリセルへの情報の書き込みは、書き込み用トランジスタをオン状態とすることにより、書き込み用トランジスタのソース電極（またはドレイン電極）と、容量素子の電極の一方と、読み出し用トランジスタのゲート電極とが電気的に接続されたノードに電位を供給した後、書き込み用トランジスタをオフ状態とすることにより、ノードに所定量の電荷を保持させることで行う。 - 特許庁

The method includes a step of programming data in a memory cell array included in the nonvolatile data storage device using a page buffer selected from among a plurality of page buffers included in the nonvolatile data storage device, and a step of performing a setup operation for loading data using another page buffer, which is different from the page buffer selected during the programming.例文帳に追加

不揮発性データ保存装置の内部に備えられた複数個のページバッファのうち選択された一つのページバッファを通じて、不揮発性データ保存装置の内部に備えられたメモリセルアレイにデータをプログラミングするステップと、プログラミングが行われる間に、選択されたページバッファではない他のページバッファを通じてデータをローディングさせるセットアップ動作を行うステップとを含む。 - 特許庁

Writing to the memory cell is performed such that potential is supplied to a node at which a source electrode (or a drain electrode) of the writing transistor, one of electrodes of the capacitative element, and a gate electrode of the reading transistor are electrically connected by setting an ON state of the writing transistor and then the node is made to retain a predetermined amount of electric charge by setting an OFF state of the writing transistor.例文帳に追加

メモリセルへの書き込みは、書き込み用トランジスタをオン状態とすることにより、書き込み用トランジスタのソース電極（またはドレイン電極）と、容量素子の電極の一方と、読み出し用トランジスタのゲート電極とが電気的に接続されたノードに電位を供給した後、書き込み用トランジスタをオフ状態とすることにより、ノードに所定量の電荷を保持させることで行う。 - 特許庁

The first memory cell array contains a lower electrode 38 formed in a striped shape, an upper electrode 36 formed in the striped shape in the direction crossed with the electrode 38, the ferroelectric capacitors 34 arranged at least at the crossed section of the electrode 38 and the electrode 36, and a buried insulating layer 32 formed between the mutual capacitors 34.例文帳に追加

第１メモリセルアレイは、ストライプ状に形成された下部電極３８と、下部電極３８と交叉する方向にストライプ状に形成された上部電極３６と、下部電極３８と、上部電極３６との、少なくとも交叉部分に配置される強誘電体キャパシタ３４と、強誘電体キャパシタ３４の相互間に形成された埋め込み絶縁層３２とを含む。 - 特許庁

A plurality of wiring layers are provided in the peripheral circuit portion and the memory cell has a capacitor where a plate electrode, a capacitance insulating film formed on the sidewall of an opening in the plate electrode, and a storage electrode buried in the opening where the capacitance insulating film is formed on the sidewall are provided in correspondence with the plurality of wiring layers and the storage electrodes are connected with each other.例文帳に追加

周辺回路部に設けられた複数の配線層を備え、メモリセルは、プレート電極と、プレート電極の開口の側壁に形成された容量絶縁膜と、容量絶縁膜が側壁に形成された開口内に埋め込まれた蓄積電極とが複数の配線層に対応して設けられ、蓄積電極同士が接続されたキャパシタを有する構成である。 - 特許庁

The semiconductor storage device includes: a reference voltage creating circuit 10 for generating a plate voltage to be supplied to a memory cell array; a plate voltage supplying terminal 20 for supplying the plate voltage from the outside; and a switching circuit 30 for switching the supply of the plate voltage from the plate voltage creating circuit and the supply of the plate voltage from the outside through the above plate voltage supplying terminal.例文帳に追加

メモリセルアレイに供給するプレート電圧を発生する基準電圧生成回路１０と、外部からプレート電圧を供給するためのプレート電圧供給端子２０と、前記プレート電圧発生回路からのプレート電圧供給と前記プレート電圧供給端子を通しての外部からのプレート電圧供給を切替える切替回路３０を有する。 - 特許庁

A memory cell 100 includes a silicon substrate 10, gate electrodes 12 and 13 arranged on the silicon substrate 10 while adjoining each other, an insulating layer 30 formed between the silicon substrate 10 and the gate electrode 12, and a charge storage layer 26 formed between the silicon substrate 10 and the gate electrode 12, wherein the gate electrode 12 becomes broad at least partially as it recedes from the silicon substrate 10.例文帳に追加

メモリセル１００は、シリコン基板１０と、シリコン基板１０上に互いに隣り合って配置されたゲート電極１２、１３と、シリコン基板１０とゲート電極１２間に形成された絶縁層３０と、シリコン基板１０とゲート電極１２間に形成された電荷蓄積層２６と、を備え、ゲート電極１２は、シリコン基板１０から離間するに従って少なくとも部分的に幅広になる。 - 特許庁

A titanium silicide film 22 is formed through a silicon film 21 on an impurity semiconductor region 11 of a memory cell selecting MISFETQs where a bit line BL is formed, and a plug 20 formed inside a connection hole 19 is made of a metal film, so that the bulk resistance and contact resistance of a plug 20 are reduce with no erosion of a semiconductor substrate 1 by the titanium silicide film 22.例文帳に追加

ビット線ＢＬが形成されるメモリセル選択用ＭＩＳＦＥＴＱｓの不純物半導体領域１１上にシリコン膜２１を介してチタンシリサイド膜２２を形成し、接続孔１９の内部に形成されるプラグ２０を金属膜で構成することによって、半導体基板１をチタンシリサイド膜２２で侵食することなく、プラグ２０のバルク抵抗およびコンタクト抵抗を低減する。 - 特許庁

A SRAM memory cell is constituted by complementary connection of an inverter INV1 constituted of a NMOS transistor NM1 and a PMOS transistor PM1 and an inverter INV2 constituted of a NMOS transistor NM2 and a PMOS transistor PM2, A gate of the NMOS transistor N2 and a gate of the NMOS transistor N2 are connected to storage nodes NA and NB respectively.例文帳に追加

ＮＭＯＳトランジスタＮＭ１とＰＭＯＳトランジスタＰＭ１により構成されるインバータＩＮＶ１と、ＮＭＯＳトランジスタＮＭ２とＰＭＯＳトランジスタＰＭ２により構成されるインバータＩＮＶ２との相補接続によって、ＳＲＡＭのメモリセルが構成され、記憶ノードＮＡおよびＮＢにそれぞれＮＭＯＳトランジスタＮ１のゲートとＮＭＯＳトランジスタＮ２のゲートを接続する。 - 特許庁

The first memory cell array 30 includes a lower electrode 36 formed into a stripe shape, an upper electrode 38 formed in a stripe shape in a direction intersecting the lower electrode 36, a ferroelectric capacitor 34 arranged at the intersecting portion of the lower electrode 36 and the upper electrode 38, and an embedded insulation layer 32 formed between the ferroelectric capacitors 34.例文帳に追加

第１メモリセルアレイ３０は、ストライプ状に形成された下部電極３６と、下部電極３６と交叉する方向にストライプ状に形成された上部電極３８と、下部電極３６と、上部電極３８との、少なくとも交叉部分に配置される強誘電体キャパシタ３４と、強誘電体キャパシタ３４の相互間に形成された埋め込み絶縁層３２とを含む。 - 特許庁

The semiconductor device comprises a memory cell transistor 2 and a peripheral circuit Vcc system transistor 3 having a trench 7 for isolating elements and a thermal oxide film 10 of first thickness, and a peripheral circuit Vpp system transistor 4 including a thermal oxide film 9 of second thickness thicker than the first thickness formed before the trench 7 is formed.例文帳に追加

本発明に係る半導体装置は、素子間を分離するトレンチ７と、第１の厚みの熱酸化膜１０を有するメモリセルトランジスタ２および周辺回路Ｖｃｃ系トランジスタ３と、第１の厚みよりも大きい第２の厚みを有しトレンチ７の形成前に形成された熱酸化膜９と熱酸化膜１０とを含む周辺回路Ｖｐｐ系トランジスタ４とを備える。 - 特許庁

While the drive circuit carries a current to the storage element through the access transistor by applying a voltage between the bit line BL and the plate line in the first operation of writing and erasure of data to the memory cell MC, applies a voltage opposite to the voltage in the first operation between the well and the plate line PL in the second operation of the writing and the erasure of the data.例文帳に追加

駆動回路は、メモリセルＭＣへのデータの書き込みと消去の一方（第１動作）でビット線ＢＬとプレート線との間に電圧を印加することによって前記アクセストランジスタを介して前記記憶素子に電流を流し、データの書き込みと消去の他方（第２動作）においては、第１動作での前記電圧と逆向きの電圧を前記ウェルと前記プレート線ＰＬとの間に印加する。 - 特許庁

Control of the refresh-control circuit 25 is switched by detection of the prescribed temperature tx0 by the temperature detecting section 12A, current consumption IDD in a low temperature region can be reduced keeping a data holding characteristic of the memory cell 26 in whole temperature range by performing refresh-operation with a short period in a high temperature region, with a long period in a low temperature region.例文帳に追加

温度検出部１２Ａによる所定温度ｔｘ０の検出によりリフレッシュ制御回路２５の制御が切り替わり、高温領域において短周期で、低温領域において長周期をリフレッシュ動作を行わせることにより、全温度範囲でのメモリセル２６のデータ保持特性を維持しながら低温領域における消費電流ＩＤＤを低減することができる。 - 特許庁

This DC memory plasma display panel is so composed that three discharge electrodes are installed in one display cell, and that a writing discharge corresponding to an image signal is generated between a scanning discharge electrode(SCEL) and a display discharge electrode(DIEL), and that a sustained discharge for sustaining the discharge is generated between the scanning discharge electrode(SCEL) and a sustained discharge electrode (SUEL).例文帳に追加

１つの表示セル中に３つの放電電極を有し、画像信号に応じた書込み放電を走査放電電極（ＳＣＥＬ）と表示放電電極（ＤＩＥＬ）との間で生じさせ、その放電を維持させるための維持放電を走査放電電極（ＳＣＥＬ）と維持放電電極（ＳＵＥＬ）との間で生じさせるようＤＣメモリプラズマ表示パネルを構成する。 - 特許庁

Two inverters respectively composed of first conductivity type driving transistors Qn1, Qn2 and second conductivity type load transistors Qp1, Qp2 which are electrically connected in series between a first power supply voltage feeder VSS and a second power supply voltage feeder VSS and of which gates are connected in common and cross-connecting inputs and outputs are included in each memory cell.例文帳に追加

第１の電源電圧供給線と第２の電源電圧供給線ＶＳＳとの間に電気的に直列接続されてゲートが共通に接続された第１導電型の駆動トランジスタＱｎ１,Ｑｎ２と第２導電型の負荷トランジスタＱｐ１,Ｑｐ２とからそれぞれが構成され、入力と出力が交叉して接続された２つのインバータをメモリセルごとに有する。 - 特許庁

The nonvolatile memory cell is built by using a variable resistance element which is composed of a variable resistance layer 11 changing its resistance by the applied voltage and a first electrode 104 and a second electrode 102 sandwiching the variable resistance layer 11; and a capacitor 12 which has an insulator layer 105 between the first electrode 104 or the second electrode 102 and the third electrode 106.例文帳に追加

印加される電圧パルスに従って抵抗値が変化する抵抗変化層１１と、抵抗変化層１１を挟む第１の電極１０４および第２の電極１０２と、を備える抵抗変化型素子と、第１の電極１０４または第２の電極１０２が第３の電極１０６の間に絶縁膜１０５を備えるキャパシタ１２から形成される不揮発性メモリセルである。 - 特許庁

The method for forming the memory cell array comprises the step of forming a first floating gate region 42 between isolation regions 45 in a semiconductor substrate, the step of selectively forming a second floating gate region 48 only on the first floating gate region 42, the step of forming a dielectric layer 51 on at least the second floating gate region 48, and the step of forming a control gate layer 52 on the dielectric layer 51.例文帳に追加

アレイの形成方法は、半導体基板内のアイソレーション領域45間に、第1浮遊ゲート領域42を形成するステップと、第1浮遊ゲート領域42上のみに、第2浮遊ゲート領域48を選択的に形成するステップと、少なくとも第2浮遊ゲート領域48上に誘電層51を形成するステップと、誘電層51上に制御ゲート層52を形成するステップとを含む。 - 特許庁

The reset pulse-control circuit RSTCTL includes: a signal-output circuit SOUT which outputs a signal FLGRST on the basis of a current Ireset and a reference current Irefrst which each flow through a selected memory cell MC; and a current-holding circuit IMEM which holds a current which flows through the selected bit line or a wire electrically connected to a bit line for a predetermined time.例文帳に追加

リセットパルス制御回路ＲＳＴＣＴＬは、選択メモリセルＭＣに流れる電流Ｉｒｅｓｅｔと参照電流Ｉｒｅｆｒｓｔとに基づき信号ＦＬＧＲＳＴを出力する信号出力回路ＳＯＵＴと、所定の期間に選択ビット線又はビット線と電気的に接続されている配線に流れる電流を保持する電流保持回路ＩＭＥＭとを備える。 - 特許庁

An interlayer insulating film 106 is formed on a memory cell 100 constituted of a bit line 102 composed of a diffusion layer formed on a semiconductor substrate 101, a gate insulation film having a trapping performance formed between bit lines 102, and a word line 104 formed on the gate insulation film, and a bit line contact plug 109 connected to the bit line 102 is formed in this interlayer insulating film 106.例文帳に追加

半導体基板１０１に形成された拡散層からなるビット線１０２、ビット線１０２間に形成されたトラップ性のゲート絶縁膜、ゲート絶縁膜上に形成されたワード線１０４とで構成されたメモリセル１００上に、層間絶縁膜１０６が形成され、この層間絶縁膜１０６中に、ビット線１０２に接続するビット線コンタクトプラグ１０９が形成されている。 - 特許庁

In procedure of reading out data written in a ferroelectric capacitor CFe of a ferroelectric memory cell MFe, first voltage for increasing quantity of polarization of the ferroelectric capacitor CFe is applied to the ferroelectric capacitor CFe, after that, a series of read-out voltage for inducing a potential in accordance with the data in a bit line BL is applied to the ferroelectric capacitor CFe.例文帳に追加

強誘電体メモリセルＭＦｅの強誘電体キャパシタＣＦｅに書き込まれたデータを読み出す手順において、強誘電体キャパシタＣＦｅの分極量を増加させるための第１の電圧を、強誘電体キャパシタＣＦｅに印加し、そのあとに、上記データに応じた電位をビットラインＢＬに誘起させるための一連の読み出し電圧を、強誘電体キャパシタＣＦｅに印加する。 - 特許庁

The unit cell 200 of a multi bit nonvolatile memory element comprises a plurality of channels 215 and 220 formed vertically, storage nodes 225 and 230 formed vertically on the outside of that channel, a control gate 240 surrounding the upper part of that channel and storage node and the side face of the storage node, and an insulating film 235 interposed between that channel, storage node and control gate.例文帳に追加

マルチビット不揮発性メモリ素子の単位セル２００は、垂直に形成された複数のチャンネル２１５，２２０と、そのチャンネルの外側に垂直に形成されたストレージノード２２５，２３０と、そのチャンネル及びストレージノードの上部とストレージノードの側面とを取り囲んでいる制御ゲート２４０と、そのチャンネル、ストレージノード及び制御ゲートの各間に介在された絶縁膜２３５と、を含む。 - 特許庁

To provide a nonvolatile memory device and a manufacturing method of the same, which can improve process yield and reliability by eliminating a level difference between a cell region and a peripheral circuit region of a semiconductor substrate to facilitate and simplify a process, and especially prevent contact not open, attack against a lower structure, and the like.例文帳に追加

半導体基板のセル領域と周辺回路領域との間に段差をなくして、工程を容易かつ単純にしつつ、特に、コンタクトナットオープン（Ｃｏｎｔａｃｔ ｎｏｔ ｏｐｅｎ）、下部構造物に対するアタック（Ａｔｔａｃｋ）などを防止し、工程歩留まり及び信頼性を向上させることができる不揮発性メモリ装置及びその製造方法を提供すること。 - 特許庁

The semiconductor device comprises a memory part where, provided in an element formation region within a chip region of a wafer, a cell is formed using a trenched capacitor, a bonding pad 304 provided around the element formation region, and a dummy trench 303 formed, at least, either above a dicing line 305 of the wafer or below the bonding pad 304.例文帳に追加

ウェハにおけるチップ領域中の素子形成領域に設けられ、セルがトレンチ型キャパシタを用いて形成されたメモリ部と、前記素子形成領域の周辺に設けられたボンディングパッド３０４と、前記ウェハにおけるダイシングライン３０５上、前記ボンディングパッド３０４下方の少なくともいずれかに形成されたダミートレンチ３０３とを具備したことを特徴とする半導体装置。 - 特許庁