「Memory Cell」に関連した英語例文の一覧と使い方(171ページ目) - Weblio英語例文検索

The memory cell blocks 11-14 have tip data storage areas 11b-14b for storing tip data including operation parameters and path flag storage areas 11c to 14c which are provided to every tip data storage area and indicate the effect of the stored tip data.例文帳に追加

各メモリセルブロック１１〜１４は、半導体記憶装置の動作パラメータを含むチップデータを格納するチップデータ格納領域１１ｂ〜１４ｂと、該チップデータ格納領域ごとに設けられ、格納されたチップデータの有効性を示すパスフラグ格納領域１１ｃ〜１４ｃとを有している。 - 特許庁

In a circuit in which normal read-out and write-in for verifying or read-out during erasing are improved, read-out is performed for a series of threshold levels by a series of reference cells tracking closely to variation caused by a memory cell, adjusting, and corresponding.例文帳に追加

通常の読み出しおよびベリファイ用の書込みもしくは消去間の読み出しの改良された回路において、一連のしきい値レベルに対して、メモリセルにより生じる変化を密接にトラッキングし調整する対応する一連の参照セルによって、読み出しを行う。 - 特許庁

A path setting circuit (122) changing over a data transfer path according to the effective transfer data bit width is provided between a data bus (96) and an orthogonal memory cell array (110), and a writing area is set by read/write circuits (113a-113d) according to the bit width of the data transferred through the bus.例文帳に追加

データバス（９６）を直交メモリセルアレイ（１１０）の間に、有効転送データビット幅に応じてデータ転送経路を切換える経路設定回路（１２２）を設け、バスを転送されるデータのビット幅に応じて書込領域をリード／ライト回路（１１３ａ−１１３ｄ）により設定する。 - 特許庁

To provide an integrated circuit apparatus and electronic equipment in which control of P type and N type MOS transistors constituting a transfer gate connected to a memory cell at the time of reading and erasing modes and programming can be changed to secure breakdown voltage and a sub-word line decoder which can be reduced in area is mounted.例文帳に追加

耐圧確保のために、リード及び消去モードとプログラム時とで、メモリセルに接続されたトランスファーゲートを構成するＰ型及びＮ型ＭＯＳトランジスタの制御を変更でき、かつ、小面積化を達成できるサブワード線デコーダを搭載した集積回路装置及び電子機器を提供すること。 - 特許庁

In this mask ROM, its overhead is reduced by using a selection transistor being same for two banks, its overhead is reduced by using only one sense amplifier 210 per one block, and the memory cell is divided into plural banks by using word line recorders 220 being of odd numbers and even numbers.例文帳に追加

本マスクＲＯＭは、２つのバンクに同一の選択トランジスタを使用してそのオーバヘッドを減少させ、ブロック当たり１つのセンス増幅器２１０だけを使用してそのオーバヘッドを減少させ、そして奇数及び偶数のワードラインデコーダ２２０を使用してメモリセルを複数のバンクに分割する。 - 特許庁

Provided on a vacant surface 4, a dummy component 3 is identical with a component adjacent to a memory cell field or similar, as possible, to the component, while provided in the connected diffusion regions 5 common to the component adjacent to the dummy component.例文帳に追加

空き面（４）にダミー構成素子（３）が設けられており、該ダミー構成素子は、メモリセルフィールドの隣接する構成素子と同じであるか、または当該構成素子にできるだけ類似し、ダミー構成素子と隣接する構成素子とは共通の繋がった拡散領域（５）に配置されている。 - 特許庁

To provide a redundancy relieving circuit and a method therefor, and semiconductor device in which the test time for testing a defective memory cell is shortened, the test device is made inexpensive by dispensing with fail memories having extensive capacity accumulating defective bits, and the device can easily cope with the increase and decrease of the number of IO.例文帳に追加

不良メモリセルをテストするテスト時間を短縮し、不良ビットを蓄積する膨大な容量を有するフェイルメモリを不要としてテスト装置を安価とし、ＩＯ数の増減に対しても容易に対応することができる冗長救済回路、方法および半導体装置を提供する。 - 特許庁

The sub-decode signal line functions as a conductive line for shielding static electricity for the ground line, a potential of the ground line is raised by capacity coupling with the other signal lines, electric charges are flowed out from a memory cell of the non-selection sub-word line, and deterioration of the refresh property is prevented.例文帳に追加

サブデコード信号線が、接地線に対する静電遮蔽用の導電線として機能し、接地線の電位が他の信号線との間の容量結合により上昇して、非選択サブサード線のメモリセルから電荷が流出してリフレッシュ特性が劣化するのを防止する。 - 特許庁

The ECC circuit 103 allots a test bit ECC of 40 bits making 4224 bits being eight times of 528 bits being write and read units for one memory cell area 101j as information bit length, and performs encoding processing and decoding processing with 8 bits in parallel.例文帳に追加

ＥＣＣ回路１０３は、１つのメモリセルエリア１０１ｊに対する書き込み及び読み出しの単位となる５２８ビットの８倍の４２２４ビットを情報ビット長として１つの４０ビットの検査ビットＥＣＣを割り当て、符号化処理及び復号処理を８ビットで並列に実行する。 - 特許庁

To provide a semiconductor storage device of a design system which makes it possible to set read/write operation and refresh operation in a close state, and makes the accuracy of test and quality improvement realizable in the semiconductor storage device having a memory cell which requires refresh for holding data.例文帳に追加

データ保持のためにリフレッシュを要するメモリセルを有する半導体記憶装置において、リード／ライト動作とリフレッシュ動作とを接近した状態に設定することを可能とし、テストの精度、品質向上を実現可能とする設計方式の半導体記憶装置の提供。 - 特許庁

The corresponding value to the counted value is read out from a lookup table 24, and a comparator compares the image data as to one display cell from the image memory with the value (the number of times of electric discharge, namely the value corresponding to brightness) as to the converted display pulse from the lookup table 24.例文帳に追加

そのカウント値に対応する値をルックアップテーブル２４から読み出し、比較器は、映像メモリからの１つの表示セルについて映像データと、ルックアップテーブル２４からの変換された表示パルスについての値（放電回数、すなわち明るさに対応する値）を比較する。 - 特許庁

To provide a semiconductor storage device which can store and hold ≥2 bits in spite of fining, can operate stably with a small circuit area and can prevent circuit malfunctions due to the small current to be supplied to a memory cell array and a portable electronic device using the same.例文帳に追加

微細化しても２ビット以上の記憶保持ができ、かつ、小さい回路面積で安定した動作ができ、メモリセルアレイに供給する電流が小さいことに起因する回路誤動作を防止できる半導体記憶装置およびそれを用いた携帯電子機器を提供する。 - 特許庁

Thus, data can be held surely suppressing power consumption at the time of standby to be small boundlessly by combining spontaneous data holding capability of the nonvolatile memory cell, periodic refreshing at the time of non-use, and intermittent power source supply by on/off of a switch means.例文帳に追加

このように不揮発性メモリセルの自発的なデータ保持能力と、不使用時における定期的リフレッシュ、さらにはスイッチ手段のオン／オフによる間歇的電源供給を組み合わせることで、待機時の消費電力を限りなく小さく抑えつつ、確実にデータを保持することを可能とする。 - 特許庁

To provide a semiconductor storage capable of preventing deterioration of holding characteristics of stored electric charges of a memory cell due to imbalance in transitive voltage values between power source voltage VDD and substrate voltage VBB in the case of transition to a data retention mode and restoration from the mode.例文帳に追加

データリテンションモードへの移行、同モードからの復帰の際に、電源電圧ＶＤＤと基板電圧ＶＢＢの過渡的な電圧値のアンバランスにより、メモリセルの蓄積電荷の保持特性が悪化することを防止可能な半導体記憶装置を提供することを目的とする。 - 特許庁

To provide a semiconductor element allowing channel length to be dramatically scaled by manufacturing a high-performance transistor and a memory cell exhibiting strong program/erasure efficiency and reading speed, and having a very small gate shape and a total size allowing a low operation voltage; and a manufacturing method thereof.例文帳に追加

強力なプログラム／消去効率及び読み出し速度を示し低い動作電圧を許容する非常に小さいゲート形状及び全体サイズを有した高性能のトランジスタ及びメモリセルを製造して、チャネル長さを劇的にスケーリングできる半導体素子及びその製造方法を提供する。 - 特許庁

Destruction of data of a memory cell 2 caused by transient generated at the time of switching of the switch 10 is prevented by controlling so that a word line switch 11 is made a continuity state and fixing a potential of the word line WL before the peripheral circuit power source switch is switched.例文帳に追加

周辺回路電源スイッチ１０が切り換わる前に、ワード線スイッチ１１を導通状態になるように制御してワード線ＷＬの電位を固定することにより、スイッチ１０の切り換わり時に発生する過渡電流に起因するメモリセル２のデータの破壊を防止する。 - 特許庁

An electric contact between the magnetic substance layer 160# and the nodes 190, 195 also has the same structure as that between the tunnel magnetoresistance element in the MTJ memory cell and wiring provided in the same metal wiring layer as that of each of the nodes 190, 195.例文帳に追加

磁性体層１６０♯とノード１９０、１９５の間の電気的コンタクトも、ＭＴＪメモリセルにおける、トンネル磁気抵抗素子と、ノード１９０および１９５のぞれぞれと同一の金属配線層に設けられた配線との間の電気的コンタクトと同様の構造を有する。 - 特許庁

After data read out from a memory cell matrix 14 in parallel are held in a data latch 17, they are selected successively by an output selector 18 according to timing signals SL0 to SL15 given from a controller 20 and output in series from an output buffer 19 as output data DO.例文帳に追加

メモリセルマトリックス１４から並列に読み出されたデータは、データラッチ１７に保持された後、コントローラ２０から与えられるタイミング信号ＳＬ０〜ＳＬ１５に従って順次出力セレクタ１８によって選択され、出力バッファ１９から出力データＤＯとして直列に出力される。 - 特許庁

Memory cell plate versus 11 and 15, and between 13 and 17, 12 and 16, and 14 and 18 are respectively connected by correspondent input/output buses and respectively connected to a pad 1, to which I/O terminals are allocated in the state of shift, by correspondent input/output buses.例文帳に追加

メモリセルプレート対１１及び１５と１３及び１７との間、及び、１２及び１６と１４及び１８との間は、対応する入出力バスで夫々接続され、Ｉ／Ｏ端子がシフト状割り付けされたパッド１に、対応する入出力バスで夫々接続される。 - 特許庁

With such a layout, a chip area is reduced by avoiding an enlargement of a layout pitch of the memory cell depending on a dimension of the driver transistor, and also the operation reliability can be enhanced by avoiding an increase in a local current density on the write digit line WDL.例文帳に追加

このような配置とすることにより、ドライバトランジスタの寸法に依存したメモリセルの配置ピッチの拡大を回避してチップ面積を小型化するとともに、ライトディジット線ＷＤＬ上での局部的な電流密度の増大を回避して動作信頼性を向上できる。 - 特許庁

At the time of a test, a program data set circuit 15 can write a test pattern to the memory cell array 14 without passing through the shift register 12 by outputting set signals SA0, SA1 making forcedly the data latch circuit 13 a set state to the data latch circuit 13, and a transfer time of a test pattern can be omitted.例文帳に追加

テスト時に、プログラムデータセット回路１５は、データラッチ回路１３を強制的にセット状態にするセット信号ＳＡ０,ＳＡ１をデータラッチ回路１３に出力することによって、シフトレジスタ１２を介さずにテストパターンをメモリセルアレイ１４に書き込みでき、テストパターンの転送時間を省ける。 - 特許庁

Such a switch circuit is provided for each common source line that when the memory cell is selected so as to perform read-out operation, the common source lines are held at a ground potential, also, the common source lines are held at an intermediate potential between a power source potential and a ground potential during inactivity and standby.例文帳に追加

メモリセルが読出動作を行なうように選択された場合には同共通ソース線を接地電位に保ち、かつ、不活性作及び待機時には同共通ソース線を電源電位と接地電位の中間電位に保つスイッチ回路を共通ソース線毎に設ける。 - 特許庁

Input serial data including data of one bit at the points of respective time of rise and fall of a basic clock are divided into even data at the time of rise of an external basic clock and odd data at the time of fall by a demultiplexer DE-MUX, and they are written in memory cell arrays SAe, SAo respectively.例文帳に追加

基本クロックの立上りと立下りのそれぞれの時点で１ビットずつのデータを含む入力シリアルデータをデマルチプレクサＤＥ−ＭＵＸで外部基本クロック立上り時のｅｖｅｎデータと立下り時のｏｄｄデータに分け、それぞれメモリセルアレイＳＡｅ、ＳＡｏに書き込む。 - 特許庁

When the node A is at an H-level, it is in a second recording state, erase pulses are applied to the transistor 34, a threshold voltage is made low, the reference voltage Vrefsa is set at a first reference voltage Vrefsa 1, and, in addition, the erasing operation of a memory cell array is performed.例文帳に追加

そして、第２の記録状態に遷移する時は、第２の基準電圧を利用することにより、第１の記録状態にあった全てのセルトランジスタが、第２の基準電圧より低い閾値電圧となり、実質的に第２の基準電圧に対して消去動作が行われたことになる。 - 特許庁

An output side of a drain voltage generating circuit 40 is connected to one end of a drain power source line 12 of each memory cell array 10_i through a resistor 62 to apply the drain voltage MCD to this power source line, and further, a potential MCDS of other end of this drain power source line 12 is monitored by a charging circuit 50.例文帳に追加

ドレイン電圧発生回路４０の出力側を抵抗６２を介して各メモリセルアレイ１０_ｉのドレイン電源線１２の一端に接続してドレイン電圧ＭＣＤを与え、更にこのドレイン電源線１２の他端の電位ＭＣＤＳを充電回路５０で監視する。 - 特許庁

A current sense circuit 62 is used for a read amplifier circuit 20 reading data from a memory cell, further, an amplitude limiting section 61 receiving a reference potential Vref is used for the read amplifier circuit 20 to suppress amplitude of a pair of global I/O lines GIOR, /GIOR of which parasitic capacity and parasitic resistance are large.例文帳に追加

電流センス回路６２をメモリセルからデータを読出すリードアンプ回路２０に用い、さらに、寄生容量および寄生抵抗の大きいグローバルＩＯ線対ＧＩＯＲ，／ＧＩＯＲの振幅を抑えるために参照電位Ｖｒｅｆを受ける振幅制限部６１をリードアンプ回路２０に用いる。 - 特許庁

An MRAM 10 is constituted by making one memory cell comprise 2 MTJ elements 1 and 2 and a single MOS transistor 8, and arranging the respective MTJ elements 1 and 2 at the intersection positions of 2 word lines 4a and 4b corresponding to each of them and one common bit line 3 common to both of them.例文帳に追加

ＭＲＡＭ１０を、１メモリセルが２個のＭＴＪ素子１，２と単一のＭＯＳトランジスタ８を含み、各ＭＴＪ素子１，２を、それぞれに対応した２本の書き込みワード線４ａ，４ｂと、両者に共通の１本の共通ビット線３との交差位置に配置して構成する。 - 特許庁

In the case of erasing, the step of adapting comprises a step for determining the erasure conditions of an erasing pulse of a memory cell array, used to erase a bit erased at low speed and a step for setting initial erasure conditions to conditions in the general vicinity of erasure conditions of a bit erased at low speed.例文帳に追加

消去の場合、メモリアレイの低速に消去するビットを消去するために使用される消去パルスの消去条件を決定するステップと、メモリアレイの初期消去条件を、低速に消去するビットの消去条件に概して近接した条件に設定するステップとを含む。 - 特許庁

A non-complementary comparator includes an evaluation element such as a memory cell, a differential amplifier or another type of circuit capable adapted to perform an evaluation function, and at least first and second input legs each coupled to a corresponding one of a first and second node of the evaluation element.例文帳に追加

非相補比較器は、メモリセル、差動アンプまたは評価機能を行なうのに適した他のタイプの回路等の評価エレメントと、評価エレメントの第１および第２のノードのうちの対応するノードに各々接続された少なくとも第１および第２の入力枝とを含む。 - 特許庁

To solve the problem that, in constitution, such as that an EPROM memory cell is equipped with two MOSFETs and data is read by detecting the difference of currents of these MOSFETs, when the data is erased with irradiation of ultraviolet rays, the output of a differential amplifier becomes uncertainty and confirmation of an initialization state is not easy.例文帳に追加

ＥＰＲＯＭのメモリセルに２つのＭＯＳＦＥＴを備え、それらの電流差を差動アンプで検出してデータを読み出す構成において、紫外線照射によりデータを消去すると、差動アンプの出力が不定となり、初期化状態の確認が容易でない。 - 特許庁

In a circuit in which verify-operation is performed, for example, an output of a sense amplifier 102 performing read- out is connected to a switch for switching the operation voltage applied to a memory cell as a verify-signal Sv, and verify-operation is finished at the same time when the verify-signal Sv is switched over.例文帳に追加

ベリファイ動作を行う回路としては、例えば、読み出しを行うセンスアンプ１０２の出力がベリファイ信号Ｓｖとしてメモリセルに印加される動作電圧を切り替えるスイッチに接続されており、ベリファイ信号Ｓｖが切り替わると同時にベリファイ動作が終了するような構成とする。 - 特許庁

To provide a semiconductor element dramatically scaling back the channel length and a manufacturing method thereof, by manufacturing a high-performance transistor and a memory cell which exhibit highly intense program/deletion efficiency and a reading speed, permit low operation voltages, and have ultra-small gate feature and an entire size.例文帳に追加

強力なプログラム／消去効率及び読み出し速度を示し低い動作電圧を許容する非常に小さいゲート形状及び全体サイズを有した高性能のトランジスタ及びメモリセルを製造して、チャネル長さを劇的にスケーリングできる半導体素子及びその製造方法を提供する。 - 特許庁

When data stored in a memory cell is read out, this feedback circuit 200A-0 feeds back an output of the differential sense amplifier 150A-0 to an input node NIN of the differential sense amplifier 150A-0 temporarily, and equalizes a data signal VDA-0 to a reference signal VREF temporarily.例文帳に追加

この帰還回路２００Ａ−０は、メモリセルに記憶されたデータを読み出す際に、差動型センスアンプ１５０Ａ−０の入力ノードＮＩＮに差動型センスアンプ１５０Ａ−０の出力を一時的に帰還させ、データ信号ＶＤＡ−０を参照信号ＶＲＥＦと一時的に等しくする。 - 特許庁

This control circuit controls one of the transistors of the buffer circuit so as to be ON and the other to be OFF according to data to be written, and controls both transistors of the buffer circuit so as to be OFF when no data is written in the memory cell.例文帳に追加

そして、この制御回路は、メモリセルへのデータ書き込み時には、書き込むデータに応じてバッファ回路のトランジスタの一方をオン状態に、他方をオフ状態に制御し、メモリセルへデータ書き込みをしていない時には、バッファ回路のトランジスタの双方をオフ状態に制御する。 - 特許庁

In the case that power supply from a dry cell 61 is temporarily stopped and the supply is restarted, the time information T stored in the flash memory 80 is supplied to the RTC 87 and the updating of the time information T is newly started with the supplied time information T as the reference.例文帳に追加

乾電池６１からの電力供給が一旦停止し、再び供給が開始された場合、フラッシュメモリ８０に記憶されている時刻情報Ｔが、RTC８７に供給され、その供給された時刻情報Ｔを基準として新たに時刻情報Ｔの更新が開始される。 - 特許庁

The nonvolatile memory cell (60) has source/drain regions (40a, 40b), a channel region (70) consisting of a first part, a second part and a third part, a control gate electrode (54), and first and second conductive or nonconductive floating gates (36a, 36b) for storing charges formed in a semiconductor substrate (10).例文帳に追加

不揮発性メモリセル（６０）は半導体基板（１０）中に形成された、ソース／ドレイン領域（４０ａ、４０ｂ）と、第１部分、第２部分及び第３部分からなるチャンネル領域（７０）と、ゲート電極（５４）と、電荷を蓄積するための導電性又は非導電性の浮遊ゲート（３６ａ、３６ｂ）とを持つ。 - 特許庁

The non-complementary comparator includes an evaluation element such as a memory cell, a differential amplifier, or another type of circuit capable adapted to perform an evaluation function, and at least first and second input legs each coupled to a corresponding one of a first and second node of the evaluation element.例文帳に追加

非相補比較器は、メモリセル、差動アンプまたは評価機能を行なうのに適した他のタイプの回路等の評価エレメントと、評価エレメントの第１および第２のノードのうちの対応するノードに各々接続された少なくとも第１および第２の入力枝とを含む。 - 特許庁

Since the voltage of the bit line BL [i+1] connected to the source of a twin memory cell 100 [i] is made nearly 0 V (almost several tens to hundreds mV), the influence of the back gate of a bit line selection transistor 217B is small, and its gate voltage BS1 is set to power source voltage Vdd (1.5 V).例文帳に追加

ツインメモリセル１００［ｉ］のソースに接続されたビット線ＢＬ［ｉ＋１］の電圧は０Ｖに近い電圧（数十〜百ｍＶ程度）となるため、ビット線選択トランジスタ２１７Ｂのバックゲートの影響は少ないので、そのゲート電圧ＢＳ１を電源電圧Ｖｄｄ（１．５Ｖ）に設定した。 - 特許庁

Even when operation this time is reading of data from a selected memory cell, the voltage Va at a pre-charge level is higher than a balance level, so difference among the potentials of one bit line and the input and output lines become large and the potentials of the input and output lines largely drop.例文帳に追加

このときの動作が選択されたメモリセルからのデータの読み出しの場合であっても、プリチャージレベルである電圧Ｖａがバランスレベルよりも高いので、一方のビット線の電位と入出力線の電位との差が大きくなり、その入出力線の電位は大きく下降する。 - 特許庁

In another aspect, partial array self-refresh operation is performed by controlling row addresses of one or more corresponding to a partial cell array in self-refresh operation, and at this juncture, reduction of current consumption of self-refresh is performed by cutting off activation of a part being not used in a memory bank.例文帳に追加

或いは、部分アレーセルフリフレッシュ動作は、セルフリフレッシュ動作中における部分セルアレーに対応する一つ以上のローアドレスを制御することによって実行され、この際、セルフリフレッシュ電流消費の低減は、メモリバンクの不使用の部分の活性化遮断によってなされる。 - 特許庁

The R/W control circuit 5 performs control so that voltages Vout_B0, Vout_B1 applied to the reference resistance circuit are increased when the value of resistance in the magnetoresistive element is the maximum resistance value Rmax when reading data from the memory cell array 4, and reduces voltages Vout0, Vout1 applied to the magnetoresistive element.例文帳に追加

Ｒ／Ｗ制御回路５は、メモリセルアレイ４からデータを読み出すとき、磁気抵抗素子の抵抗値が最大抵抗値Ｒｍａｘであるとき、基準抵抗回路に印加される電圧Ｖｏｕｔ＿Ｂ０，Ｖｏｕｔ＿Ｂ１を高くするように制御することにより、磁気抵抗素子に印加される電圧Ｖｏｕｔ０，Ｖｏｕｔ１を低下させる。 - 特許庁

In a page copying operation, if the error detection circuit 11b detects an error in page data read out from a copy source Pa, the page data read out is transferred to the controller 12 and error-corrected in the ECC circuit 12a before being copied to a copy destination Pb of a memory cell array.例文帳に追加

ページコピー動作において、コピー元Ｐａより読み出したページデータの誤りが誤り検出回路１１ｂによって検出された場合には、その読み出したページデータをコントローラ１２に転送し、ＥＣＣ回路１２ａによる誤り訂正処理を行った後、メモリセルアレイのコピー先Ｐｂにコピーする。 - 特許庁

When activating a word line 30 in afterward reading, since the bit line pair 31, 32 are put in a state that the potentials become an intermediate voltage lower than the power source voltage, the current driving capability of the access transistors 11, 21 are virtually reduced and a static noise margin of a memory cell 10 increases.例文帳に追加

その後の読み出しにおいてワード線３０を活性化する際、ビット線対３１，３２は電源電圧よりも低い中間電位となった状態のため、アクセストランジスタ１１，２１の電流駆動能力が見かけの上で下がり、メモリセル１０のスタティックノイズマージンが大きくなる。 - 特許庁

An address pattern is automatically controlled according to the external redundancy detection signal Sorda, and operational characteristics in a transition area between a normal memory cell selection state and a redundancy address selection state are intensively inspected, and consequently product management can efficiently and surely be carried out.例文帳に追加

また、外部冗長アドレス検知信号Ｓｏｒｄａに応じてアドレスパターンを自動制御し、通常メモリセル選択状態−冗長アドレス選択状態間の遷移領域における動作特性を集中して検査することにより、製品管理を効率的かつ確実に実施することができる。 - 特許庁

The method for producing flash memory cell is provided with steps such as step for sequentially forming a pad oxide film 22 and a pad nitride film 23 on a wafer 21, and step for performing a source ion implantation process after the pad nitride film in the area planned to form a source S is removed.例文帳に追加

本発明に係るフラッシュメモリ素子の製造方法は、半導体基板２１上にパッド酸化膜２２及びパッド窒化膜２３を順次形成し、ソースＳ形成予定領域の前記パッド窒化膜を除去した後、ソースイオン注入工程を行う段階等の段階を含んでなることを特徴とする。 - 特許庁