「Memory Cell」に関連した英語例文の一覧と使い方(170ページ目) - Weblio英語例文検索

The single-transistor two-capacitor type ferroelectric memory cell comprises a ferroelectric capacitor part, connected on a contact plug 6 where two upper electrodes 9 are disposed on one lower electrode 7 Sandwiching a ferroelectric body 8 through a ferroelectric substance, and then a plate line 11 is disposed on each of the upper electrodes.例文帳に追加

コンタクトプラグ６上に接続された強誘電体キャパシタ部分を、ひとつの下部電極７上に強誘電体８を挟んで２つの上部電極９を配置し各上部電極上に各プレート線１１を配置した１トランジスタ２キャパシタ型強誘電体メモリセル。 - 特許庁

An SDT junction of a memory cell for MRAM devices comprises a bottom ferromagnetic layer having planarized peaks, an insulative tunneling barrier located on the bottom ferromagnetic layer, and a top ferromagnetic layer located on the insulative tunneling barrier.例文帳に追加

平坦化したピークを有している底部強磁性体層と、前記底部強磁性体層の上に位置している絶縁性トンネリングバリアと、前記絶縁性トンネリングバリアの上に位置している頂部強磁性体層とを含んでなるＭＲＡＭデバイス用のメモリセルのＳＤＴ接合を提供する。 - 特許庁

Selector switches are integrated monolithically in a circuit of CMOS technology for a memory cell device being electrically programmable and having at least first and second input terminals connecting with first (HV) and second (LV) voltage generators respectively and an output terminal (OUT).例文帳に追加

それぞれ第１（ＨＶ）および第２（ＬＶ）の電圧発生器に結合するために少なくとも第１および第２の入力端子、および出力端子（ＯＵＴ）を有する、電気的にプログラミング可能なメモリセル装置のためのＣＭＯＳ技術の回路にモノリシックに集積化されたセレクタスイッチ。 - 特許庁

Each memory cell has at least one ferromagnetic sense layer 202 in which the orientation of magnetization is alterable and the orientation of magnetization changes upon the proximate application of at least one magnetic field as may be externally applied by a magnetically tipped stylus 110.例文帳に追加

各メモリセルは磁化の向きが変更可能で、磁気的先端部を有するスタイラス110によって外部から加えられるような少なくとも１つの磁界が近接して加えられたときに磁化の向きが変化することを特徴とする少なくとも１つの強磁性センス層202を有する。 - 特許庁

A latch holding program data and a circuit resetting selectively data of the latch are provided in a program circuit performing program of a memory cell and program-verify, and good threshold voltage distribution can be obtained by activating the reset circuit by an output result of a sense amplifier.例文帳に追加

メモリセルのプログラムとプログラムベリファイを行うプログラム回路にプログラムデータを保持するラッチと、ラッチのデータを選択的にリセットする回路を設け、センスアンプの出力結果によってラッチリセット回路を活性化することにより、良好なしきい値電圧分布を得ることができる。 - 特許庁

Before any information is written in the antifuse element ANTFUSE1 of the memory cell 1, the antifuse element ANTFUSE1 is set in a precharge state by the precharge control circuit 2, the bit line driver DRBL, the word line driver DRWL, the multiplexer MUX1, and the multiplexer MUX2.例文帳に追加

メモリセル１のアンチヒューズ素子ＡＮＴＦＵＳＥ１に情報を書き込む前に、プリチャージ制御回路２、ビット線ドライバＤＲＢＬ、ワード線ドライバＤＲＷＬ、マルチプレクサＭＵＸ１、及びマルチプレクサＭＵＸ２により、アンチヒューズ素子ＡＮＴＦＵＳＥ１がプリチャージ状態に設定される。 - 特許庁

In the second case the readout request for the second data group occurs in the state that the present address is maintained thereafter, the readout operation for the second memory cell group is not executed and the second data group which is preliminarily read out and held is outputted outside.例文帳に追加

そして、その後、現行アドレスが維持された状態で、第２のデータ群に対する読み出し要求が発生する第２の場合には、第２のメモリセル群に対する読み出し動作は実行されずに、予備的に読み出されて保持された第２のデータ群が外部へ出力される。 - 特許庁

The random number generation circuit 16 includes a random number control circuit 162 for generating a random number parameter (PRESET) based on results of reading the memory cell MC by a generated control parameter (read voltage parameter) and a pseudo random number generation circuit 161 for generating random numbers using the random number parameter (PRESET) as a seed value.例文帳に追加

乱数発生回路１６は、生成した制御パラメータ（Read voltage parameter）によりメモリセルＭＣを読み出した結果にもとづく乱数パラメータ（PRESET）を生成する乱数制御回路１６２と、乱数パラメータ（PRESET）をシード値として用いて乱数（Random number）を発生させる擬似乱数生成回路１６１とを備える。 - 特許庁

Furthermore, when second data (0 data) are stored in a memory cell connected to the bit line, the first node is raised to a potential (VthPTR4-Vcc), at which a high potential level is subtracted from the threshold potential of the second electric charge transfer the MISFET (PTR4) or lower, and the read margin is improved.例文帳に追加

さらに、ビット線に接続されるメモリセルに第２データ（０データ）が記憶されている場合には、第１ノードを、第２電荷転送ＭＩＳＦＥＴ（ＰＴＲ４）の閾値電位から高電位レベルを引いた電位（ＶｔｈＰＴＲ４−Ｖｃｃ）以下の電位まで上昇させ、読み出しマージンの向上を図る。 - 特許庁

Three tables of a Q1 system, a CC system and a Q3 system with control data described in chronological order, corresponding with applied voltages to ion optical systems with a first-stage quadrupole, a collision cell and a third-stage quadrupole each as a center, respectively, are generated by an CPU, and store in an external memory by DMA transfer.例文帳に追加

第１段四重極、コリジョンセル及び第３段四重極をそれぞれ中心とするイオン光学系への印加電圧に対応した制御データを時系列的に記述したＱ１系、ＣＣ系、Ｑ３系の３つのテーブルをＣＰＵで生成し、ＤＭＡ転送により外部メモリに保持する。 - 特許庁

The wirings act as channel shield lines to lower the capacitances between adjacent diffused layers sandwiching the element isolation region and between channel regions, thereby raising the channel potential of the memory cell connected to a not selected bit line (in self boosting and local self-boost write system) in a write operation.例文帳に追加

上記配線は、素子分離領域を挟んで隣り合う拡散層、及びチャネル領域間の容量を低減するチャネルシールド線として働き、書き込み動作時（セルフブースト及びローカルセルフブースト書き込み方式）の非選択ビット線に接続されているメモリセルのチャネル電位を大きくする。 - 特許庁

An operation control circuit sets a deactivation timing of a sense amplifier, which has been activated in accordance with a reading request, a writing request, and a refresh request, in correspondence to a timing with which the maximum amount of signals that can be outputted from the sense amplifier operating in response to the refresh request are transmitted to a memory cell.例文帳に追加

動作制御回路は、読み出し要求、書き込み要求およびリフレッシュ要求に応じて活性化されたセンスアンプの非活性化タイミングを、リフレッシュ要求に応答して動作するセンスアンプから出力可能な最大信号量がメモリセルに伝達されるタイミングに合わせて設定する。 - 特許庁

A redundant signal switching part switches the first and the second pieces of defective position information supplied to the redundant switching part when a position of defect indicated by the second defect position is positioned between a position of defect indicated by the first defect position information and the first redundant memory cell.例文帳に追加

冗長信号切替部は、第２不良位置情報が示す不良の位置が、第１不良位置情報が示す不良の位置と第１冗長メモリセルとの間に位置するときに、冗長切替部に供給される第１および第２不良位置情報を入れ替える。 - 特許庁

To provide a ferroelectric device provided with a function of protecting stored data in a memory cell from an unexpected unstable power source voltage that occurs at any of times when the power is supplied, when the power is disconnected and when data are read or written and with a function of reducing power consumption when the data are read or written.例文帳に追加

電源投入時、電源遮断時またはデータの読み書き時のいずれかの時に発生する不測の不安定電源電圧からメモリセル内の保持データを保護する機能と、データの読み書き時の消費電力を低減する機能とを備えた強誘電体装置を提供すること。 - 特許庁

In read access, a first switch and a second switch are turned on in a pre-charge period before a memory cell is accessed so that charges of a bit line charge voltage generating circuit are distributed to a bit line and a reference bit line, to thereby charge the bit line and the reference bit line to an initial voltage.例文帳に追加

リードアクセス時、メモリセルをアクセスする前の予備充電期間に第１及び第２スイッチを導通させ、ビット線充電電圧発生回路の電荷をビット線及びリファレンスビット線に分配することによって、ビット線とリファレンスビット線とを初期電圧に充電する。 - 特許庁

A unit cell comprises: a storage capacitive element 104 in which charges are stored and retained only in a state where power is supplied; and a nonvolatile memory element 102 for retaining the charges stored in the storage capacitive element 104 when the power supply is stopped.例文帳に追加

電力が供給された状態においてのみ電荷が蓄積されて保持される蓄積容量素子１０４と、上記電力の供給が切断されると蓄積容量素子１０４に蓄積された電荷を保持する不揮発性メモリ素子１０２とから単位セルが構成されている。 - 特許庁

The control circuit performs the control in such a manner that the read-out determination level with respect to the non-volatile memory cell to raise the threshold voltage when performing the binary information storage attains the level between the highest threshold voltage distribution and the next highest threshold voltage distribution in the multi-value information storage.例文帳に追加

制御回路は２値で情報記憶を行うとき閾値電圧を高くする不揮発性メモリセルに対する読出し判定レベルが多値の情報記憶における最も高い閾値電圧分布とその次に高い閾値電圧分布との間のレベルになるように制御する。 - 特許庁

At the time of reading-out, the flash memories FC1 to FC2 each read out data in a memory cell specified by inputted address information, output the read-out data to the interface circuit IF1 as output data groups DO1 to DO2, and selectively output the data herein.例文帳に追加

読み出し時には、フラッシュメモリＦＣ１〜ＦＣ２のぞれぞれが入力されたアドレス情報で特定されたメモリセルのデータを読み出し、読み出されたデータを出力データ群とＤＯ１〜ＤＯ２してインターフェース回路ＩＦ１に出力し、ここで選択的に外部に出力する。 - 特許庁

In the memory cell of the SRAM in the semiconductor device, a via VS1 to be electrically connected to a third wiring M32 as a word line is directly connected to a contact plug CPS1 electrically connected to a gate wiring part GHA1 of an access transistor T1.例文帳に追加

半導体装置におけるＳＲＡＭのメモリセルでは、アクセストランジスタＴ１のゲート配線部ＧＨＡ１に電気的に接続されるコンタクトプラグＣＰＳ１に対して、ワード線としての第３配線Ｍ３２に電気的に接続されることになるヴィアＶＳ１が直接接続されている。 - 特許庁

A memory cell has an insulating film 13 formed over the entire surface on an interlayer insulating film 4 including a bit line portion BL1, and also has, on the insulating film 13, a high-magnetic-permeability film 14 formed in a region corresponding to a formation position of the bit line portion BL1 and a high-magnetic-permeability film 12.例文帳に追加

メモリセルにおいて、ビット線部ＢＬ１を含む層間絶縁膜４上の全面に絶縁膜１３が形成され、絶縁膜１３上に、平面視してビット線部ＢＬ１及び高透磁率膜１２の形成位置に対応する領域に高透磁率膜１４が形成される。 - 特許庁

A memory cell 11 includes an irreversible storage element 12, of which the write-in voltage is applied to the one end to write data by an insulating film destruction, and write-in gate N type and read-out gate N type transistors 13, 14, of which one end of each is connected to another end of the irreversible storage element.例文帳に追加

メモリセル１１は、一端に書き込み電圧を印加され絶縁膜破壊でデータを書き込む不可逆性記憶素子１２と、一端が前記不可逆性記憶素子の他端に接続される書き込みゲートＮ型及び読み出しゲートＮ型トランジスタ１３、１４とを備える。 - 特許庁

In an associative memory cell shown in figure 2, magnetoresistive elements TR101-TR104 are a TMR film used for a MRAM, and have a resistance value on accordance with a magnetizing direction by current magnetic fields of a pair of bit line (BL, /BL), an uncoincidence detecting line ML, and a reference current output line MSL.例文帳に追加

図２に示す連想メモリセルにおいて磁気抵抗素子ＴＲ１０１〜ＴＲ１０４はＭＲＡＭに用いられるＴＭＲ膜であり、ビット線対（ＢＬ，／ＢＬ）、不一致検出線ＭＬおよび基準電流出力線ＭＳＬの電流磁界による磁化方向に応じた抵抗値を有する。 - 特許庁

A sense amplifier SA, whose first end BLS1 is electrically connected to the first bit line, generates one of the first electric potential and the second electric potential at the first end, according to the data contained in the memory cell, and generates the other of the first electric potential and the second electric potential at the second end BLS2.例文帳に追加

センスアンプＳＡは、第１端ＢＬＳ１を第１ビット線と電気的に接続され、且つメモリセルが有するデータに応じて第１端に第１電位および第２電位の一方を発生し、且つ第２端ＢＬＳ２に第１電位および第２電位の他方を発生する。 - 特許庁

A data register control part 4 includes a data register group, where a pixel data group of a one-line portion of the magnified/reduced image data is temporarily stored, and controls that the pixel data group is inputted/outputted to/from the data register group as the preprocessing for storing the picture data into the memory cell array.例文帳に追加

データレジスタ制御部４は、拡大／縮小後の画像データの１ライン分の画素データ群を一時的に蓄積するデータレジスタ群を含み、メモリセルアレイへの画像データの格納の前処理として当該データレジスタ群に対する画素データ群の入出力を制御する。 - 特許庁

The nerve cell differentiation inducer or the NGF action enhancer restores and reproduces nerve networks and functions gradually damaged with age, so that not only prevents onset of cognitive deficiency and memory disorder but also, even when once onset occurs, but also exerts on remaining nerve cells and exhibits restoration and reproduction effects on nerve networks and functions.例文帳に追加

これは、加齢に伴い徐々に障害を受ける神経ネットワーク・機能を修復・再生することにより、認知・記憶障害の発症を予防するだけでなく、一旦発症した場合にも、残存する神経細胞に働きかけ神経ネットワーク・機能の修復・再生に効果を示す。 - 特許庁

When external address information inputted from the external coincides with the defective address information of the saving address registers 12, 14 in normal access operation after storing the transferred defective address information in the saving address registers 12, 14, the DRAM 10 accesses the redundant memory cell 11.例文帳に追加

ＤＲＡＭ１０は、転送された不良アドレス情報を救済アドレスレジスタ１２、１４に格納した後、通常のアクセス動作時に、外部から入力された外部アドレス情報が、救済アドレスレジスタ１２、１４の不良アドレス情報と一致したときに冗長メモリセル１１にアクセスする。 - 特許庁

Threshold voltages of the first and second pass gate transistors are set, to supply subthreshold currents to the first and second pull-down transistors, if a memory cell is not accessed, so that the conductive terminal of the pull-down transistor to be turned off is maintained at a voltage level corresponding to the logical high voltage.例文帳に追加

第一及び第二パスゲートトランジスタのスレッシュホールド電圧は、ターンオフされるプルダウントランジスタの導通端子が論理高電圧に対応する電圧レベルに維持されるようにメモリセルがアクセスされていない場合に第一及び第二プルダウントランジスタへサブスレッシュホールド電流が供給されるようなものである。 - 特許庁

In a two-transistor PMOS memory cell 40, having a PMOS floating gate (FG) transistor 40a and a PMOS selection gate (SG) transistor 40b, the drain of the FG transistor and the source of the selecting gate transistor are formed by a common P+ diffusion region 48 formed in an N-well 42.例文帳に追加

ＰＭＯＳフローティングゲート（ＦＧ）トランジスタ（４０ａ）とＰＭＯＳ選択ゲート（ＳＧ）トランジスタ（４０ｂ）とを有する２トランジスタＰＭＯＳメモリセル（４０）において、ＦＧトランジスタのドレインとＳＧトランジスタのソースはＮ−ウェル（４２）内に形成された共通のＰ＋拡散領域（４８）により形成される。 - 特許庁

A switching circuit 11 for writing data '1' in the same memory cell by swapping bit line data after reading data '0' is provided between the pair of bit lines BL, BBL and the sense nodes BLSA, BBLSA to write test data if all '1'.例文帳に追加

対をなすビット線ＢＬ，ＢＢＬと第１及び第２のセンスノードＢＬＳＡ，ＢＢＬＳＡとの間には、オール“１”のテストデータを書き込むために、“０”データ読み出しを行った後のビット線データをスワッピングして同じメモリセルに“１”データを書き込むための切り換え回路１１が設けられている。 - 特許庁

After that, a long linear concave part 218 in a narrow direction of a gap between the capacitors 216 two dimensionally arranged in the memory cell array region is formed on the insulating film 217 so as to run through on the plurality of capacitors 216, and then the surface of the insulating film 217 is made flat by the CMP method.例文帳に追加

次に、メモリセルアレイ領域において2次元状に配置されているキャパシタ216同士の間隔が狭い方向に長いライン状の凹部218を、複数のキャパシタ216上を通るように、絶縁膜217に形成した後、絶縁膜217の表面をＣＭＰ法により平坦化する。 - 特許庁

It is equipped with a core selection means for selection of arbitrary number of cores to perform data writing/erasing, performs writing data to a selected memory cell in a selected core based on a write command, and performs data erase of the selected block in the selected core based on an erase command.例文帳に追加

データ書き込み／消去を行うために任意個数のコアを選択するコア選択手段を備え、書込みコマンドに基づいて選択されたコア内の選択されたメモリセルにデータ書き込みを行い、消去コマンドに基づいて選択されたコア内の選択されたブロックのデータ消去を行う。 - 特許庁

Also, the sense amplifier 40 is provided with a data latch circuit A 45 and a data latch circuit B 46 holding respectively and independently data of a memory cell MC amplified by the amplifier 40 and connected to two different word line WL or returning held data to the sense amplifier 40 again.例文帳に追加

また、センスアンプ４０には、同アンプ４０によって増幅された異なる２本のワード線ＷＬに接続されたメモリセルＭＣのデータを各々独立に保持し、あるいはそれら保持したデータをセンスアンプ４０に再び戻すデータラッチ回路（Ａ）４５及びデータラッチ回路（Ｂ）４６が備えられている。 - 特許庁

A metal silicide film is formed only on the surface of the gate electrode out of the source, drain diffusion layer, and gate electrode of the first transistor of a memory cell array, and a metal silicide film is formed on the surfaces of the source, drain diffusion layer, and gate electrode of the second transistor of a logic circuit.例文帳に追加

また、メモリセルアレイ部の第１のトランジスタは、ソース、ドレイン拡散層及びゲート電極のうちゲート電極の表面のみに金属シリサイド膜が形成され、ロジック回路部の第２のトランジスタは、ソース、ドレイン拡散層及びゲート電極の表面に金属シリサイド膜が形成される。 - 特許庁

An ID comparator 203 decides whether or not ID data transmitted from a host computer are made coincident with identification data stored in a memory cell 201, and at the time of deciding that those data are made coincident with each other, the ID comparator 203 transmits an access permission signal EN to an operation code decoder 204.例文帳に追加

ＩＤコンパレータ２０３は、ホストコンピュータから送出されたＩＤデータとメモリセル２０１に格納されている識別データが一致するか否かを判定し、一致すると判定した場合には、オペレーションコードデコーダ２０４に対してアクセス許可信号ＥＮを送出する。 - 特許庁

A laminate insulating film constituted by laminating a tunnel insulating layer 11, a charge storage insulating layer 12 and a charge block insulating layer 13 in this order is provided on a semiconductor substrate 10 having a protruded curved surface, and further a control gate electrode 14 is formed to constitute the MONOS type nonvolatile memory cell.例文帳に追加

凸状曲面を有する半導体基板１０上に、トンネル絶縁層１１、電荷蓄積絶縁層１２、電荷ブロック絶縁層１３が順次積層されてなる積層絶縁膜を設け、さらに制御ゲート電極１４を形成してＭＯＮＯＳ型不揮発性メモリセルを構成する。 - 特許庁

Combination of magnitude of a relieving region defined as a range in which replacement of defective elements are permitted by one redundant element in a memory cell array and the number of redundant elements used for replacing a defective element in one relieving region is set by only connection change of wirings.例文帳に追加

メモリセルアレイのなかで一つの冗長エレメントにより不良エレメント置換が許容される範囲として定義される救済領域の大きさと、その一つの救済領域内の不良エレメント置換に供される冗長エレメントの数との組み合わせが、配線の接続変更のみにより設定される。 - 特許庁

In a 2-transistor-type gain cell memory having a write transistor M2 and a read transistor M1, write word lines WWL, read word lines RWL, write bit lines WBL, and read bit lines RBL are separately prepared, and separately set with applied voltage, respectively.例文帳に追加

書込みトランジスタＭ２及び読出しトランジスタＭ１を有する２トランジスタ型ゲインセルメモリにおいて、書込みワード線ＷＷＬ、読出しワード線ＲＷＬ、書込みビット線ＷＢＬ、及び読出しビット線ＲＢＬをそれぞれ別に用意し、各々独立に印加電圧を設定する。 - 特許庁

A program sense latch circuit PSL compares a threshold of a memory cell transistor detected through a bit line BL with a reference potential VR in verify-operation, changes a potential of the node NN3 in accordance with that a threshold becomes a value corresponding to multi value data, and indicates outputting a write blocking potential.例文帳に追加

一方、プログラムセンスラッチ回路ＰＳＬは、ベリファイ動作において、ビット線ＢＬを介して検知されるメモリセルトランジスタのしきい値と、参照電位ＶＲとを比較し、しきい値が多値データに対応する値となるのに応じて、ノードＮＮ３の電位を変更して、書込み阻止電位の出力を指示する。 - 特許庁

The contents of the deterioration determining bit are read at the same time every time when reading the word data, and when the sense amplifier detects as if the electrons were not accumulated on the floating gate even though they are accumulated thereon, it is determined as the end of the life for rewriting the word memory cell, and the use of the word is stopped thereafter.例文帳に追加

劣化判定ビットの内容を、そのワードのデータ読出しの都度、同時に行い、浮遊ゲートに電子が蓄積されているにも関わらず、蓄積されていないようにセンスアンプで検出された時にそのワードのメモリセルの書換え寿命と判定して、以後、そのワードの使用を止める。 - 特許庁

A gate electrode 104ab of a driving transistor and a contact hole 109a, reaching an N-type diffusion layer 106b are formed in an interlayer film 108 covering a memory cell and a silicide layer 110, are formed selectively by silicidation, prior of forming a high resistance load thereon by growing polysilicon.例文帳に追加

メモリセルを覆う層間膜１０８に、駆動用トランジスタのゲート電極１０４ａｂと、Ｎ型拡散層１０６ｂに達する接続孔１０９ａを形成し、シリサイデーションを行って選択的にシリサイド層１１０を形成し、その上にポリシリコンを成長して高抵抗負荷を形成する。 - 特許庁

The device (100) generates a reference signal which can be used for deciding a resistance state of each memory cell in an array independently of fluctuation of a resistance value caused by the other factors such as errors in manufacturing, temperature gradient, electromagnetic interference, and secular change.例文帳に追加

該デバイス(100)は、製造誤差やアレイ全体にわたる温度勾配、電磁干渉、及び経時変化といった他の因子に起因する抵抗値の変動にもかかわらず、アレイ中の各メモリセルの抵抗状態を決定するために使用することが可能な基準信号を生成する。 - 特許庁

A nonvolatile memory cell 1 includes a channel 5 constituted of an organic semiconductor, a gate insulating film 3 and a transistor structure constituted of a gate electrode, a source electrode and a drain electrode, and a trap 8 of carrier is formed on or near an interface of the channel 5 and the gate insulating film 3.例文帳に追加

不揮発性記憶素子１は、有機半導体からなるチャンネル５とゲート絶縁膜３とゲート電極とソース電極とドレイン電極とからなるトランジスタ構造を有し、チャンネル５とゲート絶縁膜３との界面又は界面近傍に、キャリアのトラップ８が形成されている。 - 特許庁

To provide an anti-fuse improving operation reliability by causing stable breakdown in a gate dielectric layer of the anti-fuse comprised of a metal-oxide semiconductor (MOS) transistor to improve a data sensing margin during a reading operation, and to provide a fabrication method therefor and a unit cell of a nonvolatile memory device with the same.例文帳に追加

ＭＯＳトランジスタから成るアンチヒューズのゲート絶縁膜を安定的に破壊させて、読み取り動作時のデータセンスマージンを改善させ、動作の信頼性を向上させることができるアンチヒューズおよびその形成方法、そしてこれを備えた不揮発性メモリ素子の単位セルを提供する。 - 特許庁

A memory cell 81 of a storage element 80 installed in each of ink cartridges 107K, 107F, is formed such that a second storage area where the ink residual amount of each of the ink cartridges 107K, 107F is rewritten is arranged to be accessed before a first storage area where read only data is stored.例文帳に追加

インクカートリッジ１０７Ｋ、１０７Ｆに搭載の記憶素子８０のメモリセル８１において、インクカートリッジ１０７Ｋ、１０７Ｆのインク残量が書き換えられる第２の記憶領域については、読み出し専用データが記憶される第１の記憶領域よりも先にアクセスされる領域に配置する。 - 特許庁

Then, the probability for the data held in the memory cell at powering up being set to "0" is made high by making the impedance of the first P channel-type MOS transistor 21 of the first inverter INV1 larger than the impedance of the second P channel-type MOS transistor 23 of the second inverter INV2.例文帳に追加

そして、第１のインバータＩＮＶ１の第１のＰチャネル型ＭＯＳトランジスタ２１のインピーダンスを、第２のインバータＩＮＶ２の第２のＰチャネル型ＭＯＳトランジスタ２３のインピーダンスより大きくすることにより、電源投入時にメモリセルに保持されるデータが「０」になる確率を高くした。 - 特許庁