「Memory Cell」に関連した英語例文の一覧と使い方(169ページ目) - Weblio英語例文検索

This device is a dynamic random access memory cell operated with read lines (r1), word lines (w1), and bit lines (b1), and comprising of a first transistor connected between a bit line and a word line, a second transistor connected between a bit line and a read-line, and a third other transistor connected between two transistors and accumulating electric charges.例文帳に追加

リードライン（ｒｌ）、ワードライン（ｗｌ）、およびビットライン（ｂｌ）で動作し、ビットラインとワードライン間に接続された第一のトランジスタ、ビットラインとリードライン間に接続された第二のトランジスタ、他の二つトランジスタの間に接続されて電荷の蓄積を行う第三のトランジスタからなるダイナミックランダムアクセスメモリセル。 - 特許庁

To solve the problem that, when an N-type impurity is implanted by using a mask for forming a gate pattern of a cell transistor to reduce manufacturing steps of a semiconductor memory device, the N-type impurity is also implanted in a region for forming a P-type contact so that a sufficient impurity concentration cannot be obtained to take a contact.例文帳に追加

半導体記憶装置の製造工程を削減するため、セルトランジスタのゲートパターンを形成するためのマスクを用いてＮ型不純物を注入すると、Ｐ型コンタクトを形成する領域にもＮ型不純物が注入されて、コンタクトをとるのに十分な不純物濃度を得られない。 - 特許庁

During a normal operation, a first control signal is set to a Low, a second control signal is set to a High, a memory cell section 100 is separated from a power supply section and a GND, an action nTFT (N2) is turned on, video signals are transmitted to a liquid crystal section 200 and dynamic video is displayed in full color.例文帳に追加

通常動作時は、第１制御信号をＬｏｗ、第２制御信号をＨｉｇｈとし、メモリセル部１００を電源部ＶＤ１，ＧＮＤから切り離して、動作ｎＴＦＴ（Ｎ２）をオン状態として映像信号を液晶部２００に伝えてフルカラーで動映像を具現する。 - 特許庁

An interconnection (e.g. M2a) connected to a first bit line BL (e.g. BL2a) is formed as a second-layer interconnection M2 on a second layer different from a layer on which the bit line BL is formed, and they are connection in a connection region 2 between a memory-cell formation region 2 and a sense amplifier region.例文帳に追加

第１のビット線ＢＬ（例えば、ＢＬ２ａ）と接続される配線（例えばＭ２ａ）をビット線ＢＬが形成される層と異なる第２の層に第２層配線Ｍ２として形成し、メモリセル形成領域２とセンスアンプ領域との間の接続領域２において接続する。 - 特許庁

Upon reception of a line address signal A<m+n:0>, a determination circuit A performs a coincidence comparison operation between its higher-order address signal A<m+n:m+1> and the higher-order address FA<m+n:m+1> of a defective memory cell stored in a fuse latch group A to determine the selection/nonselection of a spare row block A.例文帳に追加

判定回路Ａは、外部からの行アドレス信号Ａ＜ｍ＋ｎ：０＞を受けると、その上位アドレス信号Ａ＜ｍ＋ｎ：ｍ＋１＞と、ヒューズラッチ群Ａの記憶する不良メモリセルの上位アドレスＦＡ＜ｍ＋ｎ：ｍ＋１＞との一致比較動作を実行して、スペアロウブロックＡの選択／非選択を判定する。 - 特許庁

This device is provided with a memory cell 1 holding ternary data of H, M, L, sense amplifiers 18a, 18b, a pair of bit line BL, /BL, sense amplifier side bit lines BL1, BL2 being nodes for holding data, sense amplifier side bit lines /BL1, /BL2 being nodes for referring, and transfer gates 16, 17, 19.例文帳に追加

Ｈ，Ｍ，Ｌの３値データを保持できるメモリセル１と、センスアンプ１８ａ，１８ｂと、ビット線対ＢＬ，／ＢＬと、データ保持用ノードとなるセンスアンプ側ビット線ＢＬ１，ＢＬ２と、参照用ノードとなるセンスアンプ側ビット線／ＢＬ１，／ＢＬ２と、各トランスファーゲート１６，１７，１９とを備えている。 - 特許庁

Each of the memory cell transistors includes a first insulator film formed on a semiconductor substrate, a floating gate electrode formed on the first insulator film, a second insulator film formed on the floating gate electrode, and a control gate electrode formed on the second insulator film.例文帳に追加

前記メモリセルトランジスタのそれぞれは、半導体基板上に形成される第１の絶縁膜と、前記第１の絶縁膜上に形成される浮遊ゲート電極と、前記浮遊ゲート電極上に形成される第２の絶縁膜と、前記第２の絶縁膜上に形成される制御ゲート電極と、を有する。 - 特許庁

A shield film B1a having a Pb content larger than a capacitor insulating film 11a is formed under the lower electrode 10a of the capacitor C of a FeRAM memory cell and a shield film B2a having a Pb content larger than a capacitor insulating film 11a, is formed on the upper electrode 12a.例文帳に追加

ＦｅＲＡＭメモリセルのキャパシタＣの下部電極１０ａ下に鉛の含有量が容量絶縁膜１１ａより多いシールド膜Ｂ１ａを形成し、上部電極１２ａ上に鉛の含有量が容量絶縁膜１１ａより多いシールド膜Ｂ２ａを形成する。 - 特許庁

The sense amplifier circuit 30 senses the data DS stored in the memory cell array 10 by using reference levels REF1 and REF2, and outputs the read data DR1, DR2 corresponding to the reference levels REF1 and REF2 for the stored data DS.例文帳に追加

センスアンプ回路３０は、メモリセルアレイ１０に格納されている格納データＤＳを複数のリファレンスレベルＲＥＦ１，ＲＥＦ２を用いてセンスし、その格納データＤＳに関して複数のリファレンスレベルＲＥＦ１，ＲＥＦ２のそれぞれに対応する複数のリードデータＤＲ１，ＤＲ２を出力する。 - 特許庁

The MOSFET is programmed by connecting a drain electrode to a supply source of a main voltage Vcc provided to the non-volatile memory cell and supplying selected voltages to the source and substrate so as to invert a portion of a channel region extending from the source toward the drain.例文帳に追加

ＭＯＳＦＥＴは、ドレイン電極を非揮発性メモリセルに供給される主電圧Ｖ_ｃｃの供給源に接続しかつ、ソースからドレインの方へ延在するチャネル領域の一部を反転させるようにソース及び基板へ選択された電圧を供給することによって、プログラミングされる。 - 特許庁

Each memory cell array 11a has 256 word lines, and the select circuit 15 receives a 10-bit internal address signal and an external address signal and selects and outputs either of the internal and external address signals according to a 1st refresh control signal REF1.例文帳に追加

各メモリセルアレイ１１ａは２５６本のワード線を有し、セレクト回路１５は、それぞれ１０ビットの内部アドレス信号及び外部アドレス信号を受け、第１のリフレッシュ制御信号ＲＥＦ１に基づいて内部アドレス信号又は外部アドレス信号のいずれかを選択して出力する。 - 特許庁

The storage node voltage control circuit 20 performs control so as to increase the voltage of a storage node holding a low logical level among two storage nodes D and ND without changing the voltages of the sources of the load transistors 1 and 2 during data writing in the memory cell 10.例文帳に追加

記憶ノード電圧制御回路２０は、当該メモリセル１０へのデータ書き込み時に、負荷トランジスタ１，２の各々のソースの電圧を変化させることなく、２つの記憶ノードＤ，ＮＤのうち論理低レベルを保持している記憶ノードの電圧を引き上げるように制御する。 - 特許庁

To secure wiring design parameters which are completely compatible with a semiconductor integrated circuit device consisting of only a logic circuit portion, and to secure cell capacity adaptively to advanced microfabrication of a semiconductor integrated circuit device having a memory circuit portion with a capacitive element and a logic circuit portion on the same semiconductor substrate.例文帳に追加

同一の半導体基板上に容量素子を備えたメモリ回路部と論理回路部を有する半導体集積回路装置において、論理回路部のみからなる半導体集積回路装置と完全互換の配線設計パラメーターを確保し、かつ微細化が進んでもセル容量を確保する。 - 特許庁

When either of a pair of dummy word lines DWL0, DWL1 arranged in a memory cell array is selected, minute potential difference is generated between bit lines BLZ and BLX by capacitive coupling between the dummy word lines DWL0, DWL1 and the bit lines BLZ, BLX.例文帳に追加

メモリセルアレイ内に配設されている一対のダミーワード線ＤＷＬ０，ＤＷＬ１のいずれかを選択すると、ダミーワード線ＤＷＬ０，ＤＷＬ１とビット線ＢＬＺ，ＢＬＸとの間の容量結合によりビット線ＢＬＺ，ＢＬＸ間に微少電位差が生成される。 - 特許庁

To provide a manufacturing method of a non-volatile memory device capable of effectively embodying an NOR flash cell array composed using a 2-beat sidewall floating gate element having self-convergence characteristics, where a threshold voltage converges to a fixed value in erasing.例文帳に追加

本発明はイレイズの時しきい電圧が決まった値打ちに収斂する特性を枝は自体に収斂する２ビートサイドワル・フローティングゲート素子を使って構成したＮＯＲフラッシュセルアレイを効果的に具現することができる不揮発性メモリー素子の製造方法に関するのである。 - 特許庁

A storing part 30A has a ferroelectric capacitor subjected to heat treatment according to a predetermined address pattern as a storage element, and either of two types of residual polarization value is outputted in accordance with the existence/absence of the heat treatment with respect to the contents of a memory cell selected by an address signal ADR.例文帳に追加

記憶部３０Ａは、予め定めたアドレスパターンに従って熱処理が施された強誘電性キャパシタを記憶素子として有しており、アドレス信号ＡＤＲで選択されたメモリセルの内容は、熱処理の有無に対応して２種類の残留分極値いずれか一方が出力される。 - 特許庁

Although the SRAM 110 is generally provided with a multi-memory cell composed to a matrix of the column and row having a plurality of corresponding word lines and bit lines, the SRAM array 110 shows only a single row having 1st, 2nd and 3rd columns 112, 114 and 116 in a figure for the purpose of simplifying the description.例文帳に追加

一般に、SRAM110は、対応する多数のワードライン及びビットラインを有するカラムとローのマトリックスに編成されたマルチメモリセルを有するが、図１では、説明を簡単にするために、SRAMのアレー110は、第１、第２及び第３のカラム112、114、116を有する単一のローのみを示している。 - 特許庁

The device includes a step to drive a bulk in which the memory cell is formed by a bulk voltage, a step to detect whether the bulk voltage has reached a target voltage or not, and a step to terminate the drive of the bulk after a specified period when it is detected that the bulk voltage has reached the target voltage.例文帳に追加

メモリセルが形成されているバルクをバルク電圧で駆動するステップと、バルク電圧が目標電圧に到達したかどうかを検出するステップと、バルク電圧が目標電圧に到達したと検出された場合、一定時間後にバルクの駆動を終了するステップとを含む。 - 特許庁

Each of a plurality of unit logic circuits sequentially changes part or all of functions of the logic cell 300 and the cross connect switch 301 on the basis of the first and second setting information sequentially read from the memory device 102 and carries out operations of a prescribed sequence circuit.例文帳に追加

複数の単位論理回路の各々は、メモリ装置１０２から順次に読み出す前記第１及び第２の設定情報に基づいてロジックセル３００とクロスコネクトスイッチ３０１の一部又は全ての機能を順次に変更して所定の順序回路の動作を行う。 - 特許庁

In an evaluation method of the SRAM memory cell storing data by a flip-flop circuit constituted of first and second inverters, first, voltage from 0V to rated power source voltage is given to an input of the first inverter while sweeping the voltage and output voltage is monitored and a first input/output characteristic is obtained.例文帳に追加

第１および第２のインバータで構成されるフリップフロップ回路によりデータを記憶するＳＲＡＭメモリセルの評価方法において、まず、第１のインバータの入力に０Ｖから定格電源電圧の電圧をスイープしながら与え、出力電圧をモニターして第１の入出力特性を得る。 - 特許庁

Power source lines (L1, L2) of two inverters (INV1, INV2) in which an input terminal and an output terminal constituting an SRAM memory cell (MC) are intersected and coupled one another are provided separately, and time lag is provided at rise of power source voltage supplied to each power source line.例文帳に追加

ＳＲＡＭのメモリセル（ＭＣ）を構成する互いに入出力端子が交差結合された２個のインバータ（ＩＮＶ１，ＩＮＶ２）の電源ライン（Ｌ１，Ｌ２）をそれぞれ分離して別個に設け、各電源ラインに供給される電源電圧の立ち上がりにタイムラグを設けるようにした。 - 特許庁

When write-in erasing the number of times is increased and a memory cell block in which erase is insufficient for the initial value Vera0 occurs; thereafter, erase start voltage Verast is updated not to Vera0 but to a higher voltage (Vera0+nΔV:(n) is natural number) than this.例文帳に追加

書き込み／消去回数が増加して、初期値Ｖｅｒａ０では消去不十分なメモリセルブロックが発生した場合には、その後所定のタイミングで、消去開始電圧ＶｅｒａｓｔをＶｅｒａ０でなく、これよりも大きい電圧（Ｖｅｒａ０＋ｎ・ΔＶ、ただしｎは自然数）に更新する。 - 特許庁

The semiconductor device which is provided on a common semiconductor substrate 1, with a nonvolatile memory cell having a tunnel diffusion layer 24; a MOS transistor, having a low concentration layer for the impurity concentration lower than that of the drain region on the side of a tunnel part of the drain region; and an electrostatic discharge damage countermeasure transistor is manufactured.例文帳に追加

トンネル拡散層２４を有する不揮発性メモリセルと、ドレイン領域のチャネル部側に前記ドレイン領域よりも低不純物濃度の低濃度層を有するＭＯＳトランジスタと、静電破壊対策トランジスタとを、共通の半導体基板１上に備える半導体装置が製造される。 - 特許庁

In a memory cell region 10A, for electric connection between a diffusion region 171A formed between a pair of gate structures and a wiring pattern 222 formed in a BPSG film 182, a polysilicon plug 191 is preliminarily formed at a state that it is self-aligned to a gate electrode 142.例文帳に追加

メモリセル領域１０Ａにおいては一対のゲート構造間に形成された拡散領域１７１ＡとＢＰＳＧ膜１８２に形成された配線パターン２２２との間の電気接続のため、予めポリシリコンプラグ１９１を、ゲート電極１４２に自己整合した状態で形成しておく。 - 特許庁

Each of the plurality of unit logic circuits sequentially changes part or all of functions of the logic cell 300 and the cross connect switch 301 on the basis of the first and second setting information sequentially read from the memory device 102 and carries out operations of a prescribed sequence circuit.例文帳に追加

前記複数の単位論理回路の各々は、メモリ装置１０２から順次に読み出す前記第１及び第２の設定情報に基づいてロジックセル３００とクロスコネクトスイッチ３０１の一部又は全ての機能を順次に変更して所定の順序回路の動作を行う。 - 特許庁

Even when a non-regular user scans the addresses of a memory cell array 12 in the case of trying to illegally read out data, it is difficult to reproduce correct data or a correct program from obtained data because the error data are mixed in the read data in each prescribed period.例文帳に追加

こうして、非正規ユーザが不正読み出しを試みるに際してメモリセルアレイ１２のアドレスをスキャンさせた場合に、上記読み出しデータ中に所定の周期で上記誤データを混在させることによって、得られたデータから正しいデータや正しいプログラムを再現することを困難にする。 - 特許庁

A pre-charge signal PR1 is set to high level for a memory cell array in a bank 1, and the bit line group (B1, *B1) is precharged to a potential Vcc/2.例文帳に追加

第１のスイッチ手段と第２のスイッチ手段とを独立に制御することによって、ある活性化された１本のワード線によって同時に選択されたメモリセルからのデータの読み出し動作と並行して、他の活性化されたワード線によって同時に選択されるメモリセルのデータをリフレッシュすることができる。 - 特許庁

To provide a non-volatile semiconductor storage device which reduces the height of a floating gate electrode, facilitating the formation of a control gate electrode, makes the coupling ratio of the floating gate electrode increased, and the control gate electrode and reducing interference effect between memory cell transistors.例文帳に追加

浮遊ゲート電極の高さを低くして制御ゲート電極の形成を容易にしつつ、浮遊ゲート電極と制御ゲート電極とのカップリング比を増加させるとともにメモリセルトランジスタ間の干渉効果を低減することが可能な不揮発性半導体記憶装置を提供する。 - 特許庁

To provide a junction region of a semiconductor memory element capable of reducing program disturbance characteristics and its forming method by forming a double junction region on a semiconductor substrate between a select line and a word line in a cell region using impurities with different masses.例文帳に追加

本発明は、セル領域のセレクトライン及びワードライン間の半導体基板に質量が互いに異なる不純物を用いてダブル接合領域を形成することにより、プログラムディスターバンス特性を減少させることができる半導体メモリ素子の接合領域及びその形成方法を提供する。 - 特許庁

The semiconductor integrated circuit for performing an input/output test of data is provided with a sense amplifier detecting a level of input data and a sense amplifier controller for blocking a signal path between the sense amplifier and a memory cell when a test mode signal is activated.例文帳に追加

本発明は、データの入出力テストを行うするための半導体集積回路において、入力されたデータのレベルを検出するセンスアンプと、およびテストモード信号が活性化されたとき、前記センスアンプからメモリセルに達する信号経路を遮断するセンスアンプコントローラを備える。 - 特許庁

A memory cell is provided with a floating gate electrode 8 formed on a first channel region between first and second diffusion layers through a first gate insulating film 7, and control gate electrodes 2 and 11 formed on the floating gate electrode 8 through a first inter-electrode dielectric 10.例文帳に追加

メモリセルは、第１及び第２拡散層間の第１チャネル領域上に第１ゲート絶縁膜７を介して形成されるフローティングゲート電極８と、フローティングゲート電極８上に第１電極間絶縁膜１０を介して形成されるコントロールゲート電極２，１１とを有する。 - 特許庁

The read-only memory cell comprises: at least three output lines, each of the at least three output lines representing a different multiple bit value; a switching device connected between a single one of the three output lines and a voltage source.例文帳に追加

該読み出し専用メモリセルは、少なくとも３本の出力線であって、該少なくとも３本の出力線のそれぞれは、異なる複数ビット値を表す、少なくとも３本の出力線と、該３本の出力線のうちの１本と電圧源との間に接続される切り替え装置とを含む。 - 特許庁

The memory cell of SRAM having four transistors has a first area 5a made of a semiconductor material, and the first area has a first transmission transistor 1a and a first driver transistor 2a connected in series, a common terminal of which is a first electric node F.例文帳に追加

４つのトランジスタを持つＳＲＡＭのメモリセルは、半導体材料から形成された第１の領域５ａを有し、この第１の領域は、直列に接続された第１の伝送トランジスタ１ａと第１のドライバトランジスタ２ａとを有し、これらの共通端子は第１の電気ノードＦとなっている。 - 特許庁

The lower electrode film 14 has an area to be electrically connected with a contact plug 11, provided on one of the source or the drain of a memory cell transistor 40, formed to downwardly protrude, has a form to be embedded on the upper part of the contact plug and is connected to the contact plug 11 via a reaction preventing film 13.例文帳に追加

下部電極膜１４は、メモリセルトランジスタ４０のソース及びドレインの一方の上部に設けられるコンタクトプラグ１１と電気的に接続される部分が下に凸となりコンタクトプラグ上部に埋め込まれる形状を有し、反応防止膜１３を介してコンタクトプラグ１１に接続される。 - 特許庁

To provide a semiconductor device that reduces a leakage current of a second transistor that is part of a peripheral circuit for writing and erasing with respect to a memory cell of a DRAM or to a DRAM while keeping a high level of on-state current of a first transistor constituting a logic circuit, and to provide a method of manufacturing the semiconductor device.例文帳に追加

ロジック回路を構成する第１トランジスタのオン電流を高くしたまま、ＤＲＡＭのメモリセル、又はＤＲＡＭに対して書き込み及び消去を行う周辺回路の一部である第２トランジスタのリーク電流を低くする半導体装置とその製造方法を提供する。 - 特許庁

When a READ command in inputted one clock cycle after an ACTV command is inputted, a row decoder 22 activates only a sub-array having a memory cell selected by a row address AX and a column address AY out of the sub-array 17i, 17j, and performs read- out operation of data.例文帳に追加

ロウデコーダ２２は、ＡＣＴＶコマンドが入力された後の１クロックサイクル後にＲＥＡＤコマンドが入力された場合には、サブアレイ１７ｉ、１７ｊのうちのロウアドレスＡＸとカラムアドレスＡＹにより選択されるメモリセルを有するサブアレイのみを活性化して、データの読み出し動作を行う。 - 特許庁

In a memory cell region RM, a magnetoresistive element 18 in a semiconductor magnetic storage apparatus is formed in an array shape in a mode that the magnetoresistive element is arranged at a part where a digit line 3 extending in one direction intersects a bit line 32 extending in the direction substantially orthogonal to the digit line 3.例文帳に追加

メモリセル領域ＲＭでは、半導体磁気記憶装置における磁気抵抗素子１８は、一方向に延在するディジット線３と、これと略直交する方向に延在するビット線３２とが交差する部分に配置される態様で、アレイ状に形成されている。 - 特許庁

The memory cell MC is equipped with: a variable resistance element VR formed of an insulating layer 26, including a metal oxide film 26, and reversibly changing a resistance value by applying energy; and an MIIM diode DI including a metal oxide film 24b and connected in series to the variable resistance element VR.例文帳に追加

メモリセルＭＣは、絶縁層２６にて構成されて、金属酸化膜２６を含みエネルギー印加によって抵抗値を可逆的に変化させる可変抵抗素子ＶＲと、金属酸化膜２４ｂを含み、可変抵抗素子ＶＲと直列接続されたＭＩＩＭダイオードＤＩとを備える。 - 特許庁

A bit line BL connected to the memory cell MC is set at a first potential VBLP by a first potential setting circuit Q1, and set at a second potential VBLR different from the first potential VBLP by a second potential setting circuit Q3, prior to read operation.例文帳に追加

メモリセルＭＣに接続されるビット線ＢＬは、第１の電位設定回路Ｑ１により第１の電位ＶＢＬＰに設定され、さらに読み出し動作に先立って第２の電位設定回路Ｑ３により第１の電位ＶＢＬＰとは異なる第２の電位ＶＢＬＲに設定される。 - 特許庁

The semiconductor device has a non-volatile memory cell including a write transistor which includes an oxide semiconductor and has small leakage current in an off state between a source and a drain, a read transistor including a semiconductor material different from that of the write transistor, and a capacitor.例文帳に追加

酸化物半導体を用い、オフ状態でのソースとドレイン間のリーク電流（オフ電流）が少ない書き込み用トランジスタ、該書き込み用トランジスタと異なる半導体材料を用いた読み出し用トランジスタ及び容量素子を含む不揮発性のメモリセルを有する半導体装置を提供する。 - 特許庁

To provide a semiconductor device that is highly integrated by laying out wiring layers in a multilayer manner in a region of a peripheral circuit region which is located nearby a boundary between a memory cell region and the peripheral circuit region, and a method of manufacturing the same.例文帳に追加

本発明は、周辺回路領域のうち、メモリセル領域と周辺回路領域の境界付近に位置する領域において、多層的に配線層のレイアウトを行うことで、高集積化を実現することのできる半導体装置及びその製造方法を提供することを課題とする。 - 特許庁

To provide a ferroelectric memory cell or the like, having full barrier properties of titanium and hydrogen, even if the aspect ratio becomes high in a contact hole opened on the upper electrode, in a ferroelectric capacitor using a dielectric, especially a ferroelectric material which is an oxide.例文帳に追加

誘電体特に酸化物である強誘電体材料を用いる強誘電体キャパシタにおいて、その上部電極上に開口するコンタクトホールにおいて、高アスペクト比になっても十分なチタンや水素のバリア性を持つ強誘電体記憶素子等を提供すること。 - 特許庁

A memory cell of an address AD00 is provided with MOS transistors Q1, Q2 and a magnetic tunnel resistance element MR00 between bit lines BL0a and BL0b, gate electrodes of the MOS transistors Q1 and Q2 are connected to word lines WL0a and WL0b.例文帳に追加

アドレスＡＤ００のメモリセルは、ビット線ＢＬ０ａとＢＬ０ｂとの間に、直列に接続されたＭＯＳトランジスタＱ１およびＱ２と、磁気トンネル抵抗素子ＭＲ００とを備え、ＭＯＳトランジスタＱ１およびＱ２のゲート電極が、ワード線ＷＬ０ａおよびＷＬ０ｂに接続されている。 - 特許庁

A data output circuit 7 holds a plurality of data 1N to 4N read from a memory cell array by a data reading circuit 5, and the plurality of data 1N to 4N held according to the data output pulses DP1 to DP4 are sequentially selected and outputted as the output data 1D to 4D.例文帳に追加

データ出力回路７は、データ読み出し回路５がメモリセルアレイ４から読み出した複数のデータ１Ｎ〜４Ｎを保持し、データ出力パルスＤＰ１〜ＤＰ４に応じて保持した複数のデータ１Ｎ〜４Ｎを順次選択して出力データ１Ｄ〜４Ｄとして出力する。 - 特許庁

A memory gate 74 is formed in a first channel region between the source region 80 and the buried N + region 56, and on the buried N + region 56, and a selection gate 76 is formed on a second channel region between the cell depletion region 78 and the drain region 82.例文帳に追加

ソース領域８０と埋没Ｎ＋領域５６との間の領域の第１チャンネル領域及び前記埋没Ｎ＋領域５６上にメモリゲート７４が形成され、セル空乏領域７８と前記ドレイン領域８２との間の第２チャンネル領域上に選択ゲート７６が形成される。 - 特許庁