「Memory Cell」に関連した英語例文の一覧と使い方(173ページ目) - Weblio英語例文検索

A flash memory having hierarchical bit line configuration is provided with column reset/bit line test transistor regions 4a commonly to a plurality of cell blocks 3a sharing upper layer bit lines MBL0, MBL1, etc., so that data lines DL connected with sense amplifiers can be selectively disconnected from the upper layer bit lines.例文帳に追加

階層ビット線構成を有するフラッシュメモリにおいて、上層ビット線ＭＢＬ０，ＭＢＬ１，…を共有している複数のセルブロック３ａに対して共通にカラムリセット兼ビット線テストトランジスタ領域４ａを設け、センスアンプが接続されるデータ線ＤＬを上層ビット線から選択的に切り離し得るようにした。 - 特許庁

The control circuit 124 controls a control command and transfer of image data between itself and the interface 10, writing/reading of image data of the memory cell array 11, format conversion of image data in the YUV-RGB conversion circuit 121 and in the α blend circuit 122, and blending and transfer of image data relative thereto.例文帳に追加

制御回路１２４は、インタフェース１０との間で制御コマンドおよび画像データの授受、メモリセルアレイ１１の画像データの読出し／書込み、ＹＵＶ−ＲＧＢ変換回路１２１およびαブレンド回路１２２における画像データのフォーマット変換、並びにブレンディングおよびそれらにかかわる画像データの転送を制御する。 - 特許庁

More specifically, each floating gate 5, 6 of each memory cell 1 has a profile descending gently from the select gate electrode 11 side (channel region 4 side) toward the source-drain region 3, where the select gate electrode 11 side (channel region 4 side) is higher than the source/ drain region 3 side.例文帳に追加

つまり、当該各メモリセル１の各浮遊ゲート電極５，６の形状は、選択ゲート電極１１側（チャネル領域４側）からソース・ドレイン領域３側に向けて緩やかに傾斜下降し、選択ゲート電極１１側（チャネル領域４側）の高さの方がソース・ドレイン領域３側よりも高くなっている。 - 特許庁

This semiconductor memory comprises a fuse circuit specifying a defective part in the direction of row and column, and a control circuit to put a redundant cell in operation while avoiding a defective part specified by the fuse circuit in the direction of column when an input row address coincides with a defective part specified by the fuse circuit in the direction of row.例文帳に追加

半導体記憶装置は、不良箇所をロー方向及びコラム方向に関して指定するフューズ回路と、フューズ回路がロー方向に関して指定する不良箇所に入力ローアドレスが一致する場合にフューズ回路がコラム方向に関して指定する不良箇所を避けて冗長セルを使用する制御回路を含む。 - 特許庁

By a voltage changeover circuit 14, a first boost voltage (VPP) is supplied to the main word driver 12 in a predetermined area to which the selected main word line MWL belongs, among a plurality of areas divided from a memory cell array, while in areas other than the area, a second boost voltage (VPPL) lower than the first boost voltage is supplied to the main word driver 12.例文帳に追加

電圧切り替え回路１４は、メモリセルアレイを分割した複数の領域のうち、選択されたメインワード線ＭＷＬが属する所定領域では第１の昇圧電圧（ＶＰＰ）を、それ以外の領域では第１の昇圧電圧より低い第２の昇圧電圧（ＶＰＰＬ）を、メインワードドライバ１２に供給する。 - 特許庁

Since the memory cell region M is sandwiched by the assist gate electrodes 21, the amount of an oxygen radical supplied to the surface of the exposed semiconductor substrate 1 is smaller than that supplied to the exposed semiconductor substrate 1 in the flat peripheral circuit region P.例文帳に追加

平坦な周辺回路領域Ｐに露出する半導体基板１の表面に供給される酸素ラジカルの量と比べると、メモリセル領域Ｍでは、アシストゲート電極部２１によって挟まれていることで、露出している半導体基板１の表面にまで供給される酸素ラジカルの量は少なくなる。 - 特許庁

The semiconductor memory device includes a conductive wire L2(i) extending in a first direction, a conductive wire L3(j) extending in a second direction that crosses the first direction, and a cell unit consisting of a phase-change film 17 and a rectifying device that is connected in series between the conductive wire L2(i) and the conductive wire L3(j).例文帳に追加

半導体記憶装置は、第一方向に延びる導電線Ｌ２（ｉ）と、第一方向と交差する第二方向に延びる導電線Ｌ３（ｊ）と、導電線Ｌ２（ｉ）と導電線Ｌ３（ｊ）との間に直列接続された、相変化膜１７と整流素子とから構成されるセルユニットとを備える。 - 特許庁

In this case, the data is written by adjusting a threshold voltage Vth to any one of the threshold voltage distribution A_2-D_2 at final storage processing, after the threshold voltage of a memory cell MC is adjusted within an initial voltage distribution A_1 having a voltage distribution width narrower than the voltage distribution width Vw of the threshold voltage distribution E.例文帳に追加

このとき、閾値電圧分布Ｅの電圧分布幅Ｖｗよりも狭い電圧分布幅を有する初期電圧分布Ａ_1内にメモリセルＭＣの閾値電圧を調整した後に、最終書込処理時の閾値電圧分布Ａ_2〜Ｄ_2の何れかに閾値電圧Ｖｔｈを調整することでデータを書込む。 - 特許庁

Thereafter, the silicon nitride layer 3 within the memory cell array area 1a that does not overlap with the sidewall core 4 or the embedded hard mask 7, and the silicon nitride layer 3 within a peripheral circuit area 1b that overlaps with a positioning monitor mark 8b are exposed by etching the silicon oxide layer 6, and then the silicon nitride layer 3 as an etched member is patterned.例文帳に追加

その後、酸化シリコン層６をエッチングすることにより、サイドウォールコア４又は埋込ハードマスク７と重ならないメモリセルアレイ領域１ａ内の窒化シリコン層３と、目合わせモニタマーク８ｂと重なる周辺回路領域１ｂ内の窒化シリコン層３を露出させ、被エッチング部材としての窒化シリコン層３をパターニングする。 - 特許庁

SRAM includes a memory cell 100, a voltage dropping circuit 15 generating pre-charge voltage VBP in accordance with reference voltage VREF generated by resistance-voltage-dividing power source voltage Vcc, and a pre-charge circuit 11 controlling supply of pre-charge voltage VBP for bit lines BL0.例文帳に追加

本発明によるＳＲＡＭは、メモリセル１００と、電源電圧Ｖｃｃを抵抗分圧することで生成された参照電圧ＶＲＥＦに応じてプリチャージ電圧ＶＢＰを生成する降圧回路１５と、ビット線ＢＬ０に対するプリチャージ電圧ＶＢＰの供給を制御するプリチャージ回路１１とを具備する。 - 特許庁

A charge trapping memory cell whose band gap structure has been designed includes a charge trapping element that is separated from a metal or metal compound gate, such as a platinum gate, by a blocking layer of material having a high dielectric constant, such as aluminum oxide, and separated from a semiconductor body including a channel by an improved tunneling dielectric material.例文帳に追加

バンドギャップを構造設計した電荷捕捉メモリーセルは、プラチナゲートのような金属又は金属化合物のゲートから、酸化アルミニウムのような高い誘電定数を有する材料のブロッキング層によって隔離され、チャンネルを含む半導体本体から改良されたトンネリング誘電体によって隔離される電荷捕捉素子を有する。 - 特許庁

A word line potential control circuit 21 controls potential Vwl of the word line WL so that inclination until the potential Vwl of the word line WL rises to first potential V1 upon the data reading from a memory cell 12 becomes larger than inclination of increase from the first potential V1 toward second potential V2.例文帳に追加

ワード線電位制御回路２１は、メモリセル１２からのデータの読み出し時にワード線ＷＬの電位Ｖｗｌが第１の電位Ｖ１に上昇するまでの傾きが、第１の電位Ｖ１から第２の電位Ｖ２にさらに上昇するまでの傾きより大きくなるようにワード線ＷＬの電位Ｖｗｌを制御する。 - 特許庁

To provide a sense circuit for a DRAM memory cell responding to that sense time significantly becomes slow, the sense time at low voltage becomes high temperature and high speed, and furthermore, the sense time sharply changes to process variation according to voltage reduction of power supply voltage or the like.例文帳に追加

本願発明の課題は、電源電圧が低電圧化されるに従いセンス時間が著しく遅くなる、低電圧でのセンス時間が高温で高速になり、さらにプロセスばらつきに対してセンス時間が大きく変化してしまうこと等に対応したＤＲＡＭメモリセル用のセンス回路を提供することにある。 - 特許庁

To suppress a short channel effect by achieving uniformity in junction depth of a high concentration impurity layer of a source/drain electrode including an elevated source/drain region in a transistor in a peripheral circuit region while preventing short-circuit due to contact between semiconductor layers on the sourced/drain electrode in the transistor in a memory cell region.例文帳に追加

メモリセル領域のトランジスタにおけるソース／ドレイン電極上の半導体層同士の接触による短絡を防止しつつ、周辺回路領域のトランジスタにおけるせり上げソース／ドレイン領域を含むソース／ドレイン電極の高濃度不純物層の接合深さの均一性を図り、短チャネル効果を抑制する。 - 特許庁

In the case of writing processing to the specific word, the defective bit replacement processing circuit 104 converts the WRITE DATA for x bits into the RAW WRITE DATA for x+y bits to be written in the data cells and the redundant cells using the FAIL DATA to be written in the memory cell array 102.例文帳に追加

指定ワードへの書き込み処理であれば、不良ビット代替処理回路１０４は、ＦＡＩＬ ＤＡＴＡを用いて、ｘビット分のＷＲＩＴＥ ＤＡＴＡをデータセルと冗長セルに書き込むｘ＋ｙビットのＲＡＷ ＷＲＩＴＥ ＤＡＴＡに変換し、メモリセルアレイ１０２に書き込む。 - 特許庁

The precharge potential of a non-selection bit line among a plurality of bit lines 5 is set by an HPR voltage source 2 to be lower than a power source voltage Vcc (a low voltage of 0.5V to 1.2V, for example, 0.8V) which determines the electric potential on the high side of the data stored in the memory cell.例文帳に追加

複数のビット線５のうち非選択ビット線のプリチャージ電位は、ＨＰＲ電圧ソース２により、メモリセルに記憶されるデータのハイ側の電位を決定する電源電圧Ｖｃｃ（０．５Ｖ〜１．２Ｖの範囲内の低電圧、例えば０．８Ｖ）よりも低い電位（例えば１／２Ｖｃｃ＝０．４Ｖ）に設定される。 - 特許庁

When the memory cell arrays are erased, positive voltage is applied to the well and negative voltage is applied to words of the arrays to be erased, the positive voltage same as the voltage applied to the arrays to be erased is applied to the arrays not to be erased as the wells are common, and the voltage common to the well is applied to words to prevent the erasing disturbance.例文帳に追加

メモリセルアレイの消去時において、消去対象アレイには、ウェルに正電圧、ワードに負電圧を印加し、消去非対象アレイには、ウェルが共通なので消去対象アレイと同じ正電圧を印加し、消去ディスターブを防ぐために、ワードにはウェルと共通の電圧を印加する。 - 特許庁

This device is provided with an input/output sense amplifier 130 amplifying and transmitting data read from a memory cell and loaded on a pair of input/output lines to a data output line at the time of reading data, and a write driver 230 transmitting write data inputted to a pair of data input lines at the time of writing data.例文帳に追加

デ−タ読み出し時、メモリセルから読み出されて入出力ライン対に載せたデ−タをデ−タ出力ラインへ増幅伝送する入出力センスアンプ１３０と、デ−タ書き込み時、デ−タ入力ライン対へ入力される書き込みデ−タを前記入出力ライン対へ伝送する書き込みドライバ２３０を備える。 - 特許庁

A pad 32 externally applied with a control potential Vex and a plate lime driving circuit 33 are provided, and concerning each memory cell, a reference potential Vref is varied variously by varying the control potential Vex variously, storage data is read out, and margin of a potential of a bit line in the case that storage data is outputted to a bit line is tested.例文帳に追加

外部から制御電位Ｖexを印加するパッド３２及びプレート線駆動回路３３を設け、各メモリセルについて、制御電位Ｖexを種々変化させることにより、基準電位Ｖrefを種々変化させて、記憶データの読出しを行い、ビット線に記憶データが出力された場合におけるビット線の電位のマージンを試験する。 - 特許庁

For example, when "0" information stored in a memory cell 10_0 is read out, an equalizing circuit 30 is turned off, a dummy word line DWL0 is shifted from a precharge level VPP higher than a VCC level to the GND level, and a word line WL0 is shifted from the GND level to the word line activation level VPP.例文帳に追加

例えば、メモリセル１０_０ に記憶された“０”情報を読出す場合、イコライズ回路３０をオフ状態にし、ダミーワード線ＤＷＬ０をＶＣＣレベルよりも高いプリチャージレベルＶＰＰから、ＧＮＤレベルへ遷移させ、ワード線ＷＬ０をＧＮＤレベルからワード線活性化レベルＶＰＰへ遷移させる。 - 特許庁

The memory cell has a self-aligned two-layer gate structure which is formed on a semiconductor substrate 101 and comprises a gate insulation film 2, a first conductor 3 which becomes the floating gate layer, a second conductor 7 which becomes the control gate layer, and an insulation film 6 for electrically insulating the first conductor and the second conductor.例文帳に追加

メモリセルは、半導体基板１０１上に形成された、ゲート絶縁膜２と、浮遊ゲート層となる第１の導電体３と、制御ゲート層となる第２の導電体７と、第１の導電体と第２の導電体を電気的に絶縁する絶縁膜６からなる自己整合的な二層ゲート構造を有する。 - 特許庁

When SLM 16 is irradiated with the phase-coded HOE object light 44, it emits amplitude-coded and phase-coded HMC(holographic memory cell) object light 44, and this HMC object light 44 interferes with HMC reference light 64 in HOE 50, and a hologram of the HMC object light 44 is stored in the HOE 50.例文帳に追加

ＳＬＭ１６は、位相符号化されたＨＯＥ物体光４４によって照射されると、振幅符号化され位相符号化されたＨＭＣ物体光４４を放出し、このＨＭＣ物体光４４は、ＨＯＥ５０でＨＭＣ参照光６４と干渉して、ＨＯＥ５０にＨＭＣ物体光４４のホログラムを記憶させる。 - 特許庁

The dynamic virtual channel management circuit is provided with an AAL 5 detection means 22 that monitors a payload identifier field of a header of an input ATM cell to detect a virtual channel of an AAL type 5 and a VC management memory means 26 that registers and manages contract information of the virtual channel detected by the AAL 5 detection means 22 by each virtual channel.例文帳に追加

入力ＡＴＭセルのヘッダのペイロードタイプ識別子フィールドを監視してＡＡＬタイプ５のバーチャルチャネルを検出するＡＡＬ５検出手段２２と、ＡＡＬ５検出手段２２で検出されたバーチャルチャネルの契約情報をバーチャルチャネル毎に登録して管理するＶＣ管理メモリ手段２６とを有する。 - 特許庁

A cell extracted from image data inputted from an image data inputting part 10, one bit data among watermark data inputted from a watermark data inputting part 11 and embedding sequence data read from an embedding sequence storing part 14 by a memory access circuit 13 are inputted to a watermark data embedding part 15.例文帳に追加

画像データ入力部１０から入力された画像データから抽出されたセル、透かしデータ入力部１１から入力された透かしデータ中の１ビットのデータ及びメモリアクセス回路１３が埋め込み順序記憶部１４から読み出した埋め込み順序データが透かしデータ埋め込み部１５へ入力される。 - 特許庁

A storage section of even data in which data of a bit read out first are included such as the memory cell array SAe and the like is arranged to a side closing to an input/output pad PA, at the time of read-out, the first read-out data are transmitted always to the multiplexer MUX through a shorter wiring from a parallel-serial conversion circuit.例文帳に追加

メモリセルアレイＳＡｅ等、一番最初に読み出すビットのデータが含まれるｅｖｅｎデータの記憶部を入出力パッドＰＡに近い側に配置し、読出時には一番最初の読出データを常にパラレル−シリアル変換回路からの配線が短い方を介してマルチプレクサＭＵＸへ伝達する。 - 特許庁

The lines of a group among the memory cell arrays selected by the prescribed line address signal X11 and X12 on an upper side are divided into an odd number of the blocks and the bit map of the prescribed line address signal groups X6 to X9 on a lower side has symmetry with the odd number of the blocks as repeating units.例文帳に追加

ここで、上位側の所定の行アドレス信号Ｘ１１，Ｘ１２により選択される前記メモリセルアレイ内の一群の行が奇数個のブロックに分割され、該奇数個のブロックを繰り返し単位として、下位側の所定の行アドレス信号群Ｘ６〜Ｘ９のビットマップが対称性を有する。 - 特許庁

To provide a method of fabricating a flash memory element capable of improving a difference in an EFH caused by the protrusions of an element isolation layer in each of a high voltage transistor region and a low voltage transistor/cell region, between these regions to ensure the stability of processes thereby promoting the reliability of the element.例文帳に追加

高電圧トランジスター領域及び低電圧トランジスター／セル領域それぞれの素子隔離膜の突出部によってこれらの領域の間に誘発されるＥＦＨ差を改善させて工程の安定性を確保し、素子の信頼性を向上させることが可能なフラッシュメモリ素子の製造方法を提供する。 - 特許庁

In each memory cell column, a bit line BL is connected with data buses DBa and DBb respectively through a drive switch at a node Na corresponding to one end side and a node Nb corresponding to the other end side, and connected with a reversed phase data bus/WDB through the drive switch in an intermediate node Nm.例文帳に追加

各メモリセル列において、ビット線ＢＬは、一端側に相当するノードＮａおよび他端側に相当するノードＮｂにおいて、駆動スイッチをそれぞれ介してデータバスＤＢａおよびＤＢｂと接続され、中間ノードＮｍにおいて、駆動スイッチを介して逆相データバス／ＷＤＢと接続される。 - 特許庁

The semiconductor memory cell has a conductive layer 11 for filling therewith a contact hole 12, a lower electrode 21 connected electrically with the conductive layer 11 and having a recess 24, a dielectric film 22 formed on the lower electrode 21 along the recess 24, and an upper electrode 23 formed on the dielectric film 22.例文帳に追加

半導体記憶装置はコンタクトホール１２を充填する導電層１１と、導電層１１に電気的に接続された凹部２４を有する下部電極２１と、下部電極２１上に凹部２４に沿って形成された誘電体膜２２と、誘電体膜２２上に形成された上部電極２３を備える。 - 特許庁

Receiving a control command, the internal command generator circuit 102 outputs a signal INTCOM of an H level to instruct an access to a memory cell when the mask signal Cmask is at an L level, but outputs the signal INTCOM of the L level when the mask signal is at the H level because the latch circuit G4 is reset.例文帳に追加

内部コマンド発生回路１０２は、制御コマンドを受け、マスク信号ＣｍａｓｋがＬレベルのとき、メモリセルへのアクセス動作を指示する信号ＩＮＴＣＯＭをＨレベルで出力し、マスク信号ＣｍａｓｋがＨレベルのとき、ラッチ回路Ｇ４がリセットされるため、信号ＩＮＴＣＯＭをＬレベルで出力する。 - 特許庁

A programmable ROM block 20 provided in the integrated circuit device 10 has a memory cell MC in which a floating gate FG shared in each of gates of a writing/reading transistor 220 and an erasing transistor 230 is a single layer gate structure opposite to a control gate CG consisting of an impurity layer NCU via an insulation layer.例文帳に追加

集積回路装置１０に設けられたプログラマブルＲＯＭブロック２０は、書き込み／読み出しトランジスタ２２０及び消去トランジスタ２３０の各ゲートに共用されるフローティングゲートＦＧが、不純物層ＮＣＵより成るコントロールゲートＣＧと絶縁層を介して対向した単層ゲート構造であるメモリセルＭＣを有する。 - 特許庁

A variable delay circuit 7 provided in the local control circuit 3 is configured by connecting unit delay circuits whose delay value is controlled by a digital value in multi-stages, and produces various control signals supplied to a memory cell array 1 in timing by delaying the reference signal by a prescribed delay value denoted by the digital value of the delay control signal.例文帳に追加

ローカル制御回路３に設けた可変遅延回路７は、遅延値がディジタル値で制御される単位遅延回路を多段に接続して構成され、メモリセルアレイ１に供給する各種の制御信号を、前記基準信号を前記遅延制御信号のディジタル値が示す所定の遅延値だけ遅延したタイミングで生成する。 - 特許庁

The single chip data processing device is characterised by being provided with a first conductive-type substrate having a first doping concentration, a first well formed on the substrate, a first conductive-type second well which is deeper than the first well and has a higher concentration than the first doping concentration and a nonvolatile memory cell formed on the second well.例文帳に追加

第１ドーピング濃度を有する第１導電型の基板と、この基板に形成された第１ウェルと、第１ウェルより深く、第１ドーピング濃度より高い濃度を有する第１導電型の第２ウェルと、第２ウェル上に形成された不揮発性メモリセルとを備えることを特徴とする単一チップデータ処理装置である。 - 特許庁

A control gate electrode film 103 includes a common connection part 1031 extending in a first direction, and an electrode configuration part 1032 projecting from the common connection part 1031 in the second direction and provided for each memory cell MC on an upper part or a lower part of the floating gate electrode film 109 via an inter-electrode insulation film 108.例文帳に追加

制御ゲート電極膜１０３は、第１の方向に延在する共通接続部１０３１と、共通接続部１０３１から第２の方向に突出し、フローティングゲート電極膜１０９の上部または下部に電極間絶縁膜１０８を介してメモリセルＭＣごとに設けられる電極構成部１０３２と、を有する。 - 特許庁

A tester section 11 generates a strobe signal, determines normal/ defective conditions of a memory cell bit, when the number of defective bits are numbers in a range in which relieving can be performed in the row direction, the tester section 11 artificially makes a Y line in the column direction defective by generating a dummy strobe signal, and generates a relieving code of the column direction.例文帳に追加

テスター部１１はストローブ信号を発生してメモリセル・ビットの良／不良を判定し、不良ビット数がロウ方向で救済できるで範囲内であった場合、上記テスター部１１は、ダミーのストローブ信号を発生することによって擬似的にカラム方向のＹライン不良にして、カラム方向の救済コードを発生する。 - 特許庁

By reducing widths of the first and the second conductors, misalignment between the conductors and the data storage layer is excluded, leakage of write magnetic field generated by a current applied to the conductors is reduced, the write magnetic field can be generated by a smaller current, and power consumption of the memory cell is reduced.例文帳に追加

第1及び第2の導体の幅を狭くすることで、それら導体とデータ記憶層との間のミスアライメントが排除され、該導体に加えられた電流により生成される書込磁界の漏れが低減され、より小電流で書込磁界を生成可能となり、メモリセルの電力消費が低減される。 - 特許庁

The unit cell of a nonvolatile memory device is provided with an anti-fuse connected between an output terminal and a ground voltage terminal, a first switching unit connected to the output terminal to transfer a write voltage to the output terminal, and a second switching unit connected to the output terminal to transfer a read voltage to the output terminal.例文帳に追加

出力端と接地電圧端との間に接続されたアンチヒューズと、前記出力端と接続されて、当該出力端に書き込み電圧を伝達する第１のスイッチング手段と、前記出力端と接続されて、当該出力端に読み出し電圧を伝達する第２のスイッチング手段とを備える。 - 特許庁

In a bit-write mode or a byte-write mode in this input/output sections, write-disable is realized by driving a bit line connected electrically at selecting a word line to a memory cell in which write of data is not performed independently of that both of a word line and a column selector are selected with the same potential as that at pre-charge.例文帳に追加

この入出力部は、ビットライトモード又はバイトライトモードにおいて、ワード線とカラムセレクタの双方が選択されているにも拘わらずデータ書き込みを行わないメモリセルに電気的に接続されるビット線を、ワード線選択時にプリチャージ時と同様の電位で駆動することによって、ライトディセーブルを実現する。 - 特許庁

A delay quantity setting means 10 sets delay quantity prescribing timing at which a data read signal for a corresponding memory cell is generated after a word line selected in correspondence to an address signal based on input of an address signal inputted from these ports or from which port an address signal is inputted.例文帳に追加

遅延量設定手段１０は、これらのポートから入力するアドレス信号、あるいはどのポートからアドレス信号が入力したかに基づいて、アドレス信号に対応して選択されるワード線が活性されてから該当するメモリセルへのデータ読出し信号を発生させるタイミングを規定する遅延量を設定する。 - 特許庁

An interval between a gate electrode MG of a memory cell and a selection gate electrode SG1 of the selection gate transistor is larger than an interval between the gate electrodes MG, and an interval between the selection gate electrode SG1 and a selection gate electrode SG2 of the selection gate transistor is larger than the interval between the gate electrode MG and the selection gate electrode SG1.例文帳に追加

メモリセルのゲート電極ＭＧと選択ゲートトランジスタの選択ゲート電極ＳＧ１との間隔はゲート電極ＭＧ間の間隔より広く、選択ゲート電極ＳＧ１と選択ゲートトランジスタの選択ゲート電極ＳＧ２との間隔はゲート電極ＭＧと選択ゲート電極ＳＧ１との間隔より広い。 - 特許庁

First, by the design profile of a writing high voltage, a first writing high voltage trimming value based on the design standard is decided (step S201), data are written by a voltage following the first writing high voltage trimming value (step S202), and the threshold voltage of the memory cell transistor after writing is measured (step S203).例文帳に追加

まず、書き込み用高電圧の設計プロファイルにより、設計規格に基づく第一の書き込み用高電圧トリミング値を決定し（ステップＳ２０１）、この第一の書き込み用高電圧トリミング値に従う電圧でデータの書き込みを行い（ステップＳ２０２）、書き込み後のメモリセルトランジスタのしきい値電圧を測定する（ステップＳ２０３）。 - 特許庁

The gate insulating film and the gate electrode 5a of a memory cell are formed on the main surface of a semiconductor substrate 1, then the semiconductor substrate 1 is subjected to a thermal treatment in a nitriding atmosphere or a nitrogen-containing oxidizing atmosphere, and thus a nitrogen-containing insulating film 9 is formed on the exposed main surface of the semiconductor substrate 1.例文帳に追加

半導体基板１の主面にメモリセルのゲート絶縁膜およびゲート電極５ａを形成した後、窒化雰囲気中または窒素を含んだ酸化雰囲気中で半導体基板１に熱処理を施して、露出した半導体基板１の主面に窒素を含む絶縁膜９を形成する。 - 特許庁

For example, a DRAM includes sense amplifier outside bit lines BL0T and BL0B connected to a memory cell, sense amplifier inside bit lines BIT and BIB connected to a sense amplifier, and a transfer gate which connects and separates BL0T and BL0B to and from BIT and BIB in accordance with a transfer gate control signal TG0.例文帳に追加

例えば、ＤＲＡＭにおいて、メモリセルに接続されるセンスアンプ外部ビット線ＢＬ０Ｔ，ＢＬ０Ｂと、センスアンプに接続されるセンスアンプ内部ビット線ＢＩＴ，ＢＩＢと、ＢＬ０Ｔ，ＢＬ０ＢとＢＩＴ，ＢＩＢとをトランスファーゲート制御信号ＴＧ０に応じて接続・分離するトランスファーゲートとを設ける。 - 特許庁

A part of the shape of a first electrode in a first storage element is made different from the shape of the first electrode in a second storage element to cause a voltage value, at which electric resistance between the first electrode and the second electrode changes, to be made different, so that a single memory cell can store multivalued information in excess of one bit.例文帳に追加

第１の記憶素子における第１の電極の形状の一部を、第２の記憶素子における第１の電極の形状と異ならせることで、第１の電極と第２の電極の間の電気抵抗が変化する電圧値を異ならせて、１ビットを越える多値の情報の記憶を一つのメモリセルで行う。 - 特許庁

In one set of memory cell M, first and second switching elements Tr1, Tr2 are arranged respectively at both sides of a capacitor contact 111 connected to a capacitor for accumulating data in an active region 102 so as to pinch the capacity contact 111 while first and second bit line contacts are arranged at the outside of both switching elements.例文帳に追加

１つのメモリセルＭは、活性領域１０２内においてデータ蓄積用の容量に接続されるキャパシタコンタクト１１１を挟んで、その両側にそれぞれ第１及び第２のスイッチング素子Ｔｒ１，Ｔｒ２が配設され、その両外側に第１及び第２のビット線コンタクト１２１，１２２が配設される。 - 特許庁