「Memory Cell」に関連した英語例文の一覧と使い方(175ページ目) - Weblio英語例文検索

The magnetic memory device includes an active area 11 formed in a first direction; an MTJ element 12, formed on the active area 11 and storing data by a change in the resistance value; and a gate electrode (word line WL) of cell transistors T1 and T2, formed on the active area 11 on both sides of the MTJ element 12 in a second direction orthogonal to the first direction.例文帳に追加

第１方向に形成されたアクティブエリア１１と、アクティブエリア１１上に形成され、抵抗値の変化によってデータを記憶するＭＴＪ素子１２と、ＭＴＪ素子１２の両側のアクティブエリア１１上に、第１方向と直交する第２方向に形成されたセルトランジスタＴ１，Ｔ２のゲート電極（ワード線ＷＬ）とを備える。 - 特許庁

When an activation of the sense amplifier is started, the control circuit makes the first switch DSW0 and the second switch #DSW0 conductive, and disconnects the first switch DSW0 and the second switch #DSW0 corresponding to the digit line D0 or #D0 to which the memory cell to be read is not connected in accordance with a potential difference between the first and the second sense nodes SAN0, #SAN0.例文帳に追加

制御回路は、センスアンプの活性開始時には、第１スイッチＤＳＷ０及び第２スイッチ＃ＤＳＷ０を導通状態とし、第１、第２センスノードＳＡＮ０、＃ＳＡＮ０の差電位に応じて読み出し対象のメモリセルが接続されないデジット線Ｄ０又は＃Ｄ０に対応する第１スイッチＤＳＷ０又は第２スイッチ＃ＤＳＷ０のいずれか一方を切断状態とする。 - 特許庁

The tunnel magnetoresistance element TMR constituting a magnetic material memory cell comprises a fixed magnetic layer 102 having a fixed magnetic field in a fixed direction, a free magnetic layer 103 which is magnetized by an applied magnetic field, and a tunnel barrier which is an insulator film and is provided between the fixed magnetic layer 102 and the free magnetic layer 103 in a tunnel junction region 115.例文帳に追加

磁性体メモリセルを構成するトンネル磁気抵抗素子ＴＭＲは、一定方向の固定磁界を有する固定磁気層１０２と、印加磁界によって磁化される自由磁気層１０３と、トンネル接合領域１１５において固定磁気層１０２と自由磁気層１０３との間に設けられる絶縁体膜であるトンネルバリアとを有する。 - 特許庁

Each of the core chips CC0 to CC7 includes: a layer address comparison circuit 47 for determining whether the address information SIDADD specifies its own core chip; and a refresh control circuit 200 for refreshing its own memory cell on the basis of the refresh control signal REFb when the address information SIDADD specifies its own core chip.例文帳に追加

コアチップＣＣ０〜ＣＣ７は、アドレス情報ＳＩＤＡＤＤが自らのコアチップを指定するものであるか否かを判定する層アドレス比較回路４７と、アドレス情報ＳＩＤＡＤＤが自らのコアチップを指定するものであるとき、リフレッシュ制御信号ＲＥＦｂに基づき、自らのメモリセルをリフレッシュするリフレッシュ制御回路２００とを含む。 - 特許庁

Fabrication process is simplified by forming a Co silicide layer 20 simultaneously on the surface of the gate electrode 7B, source, and drain (n^+-type semiconductor region 16) of an MISFET constituting a logic LSI, and on the surface of a polysilicon film 7 becoming the gate electrode of an MISFET for selecting the memory cell of a DRAM in a subsequent process.例文帳に追加

ロジックＬＳＩを構成するＭＩＳＦＥＴのゲート電極７Ｂ、ソース、ドレイン（ｎ^＋型半導体領域１６）のそれぞれの表面と、後の工程でＤＲＡＭのメモリセル選択用ＭＩＳＦＥＴのゲート電極となる多結晶シリコン膜７の表面とにＣｏシリサイド層２０を同時に形成することによって、製造プロセスの簡略化を実現する。 - 特許庁

At the time of operation of writing data in a memory cell, a data transition detecting circuit 40 detects variation of a level of input data Din, when a level of the input data Din is varied, an equalizing circuit 41 equalizes data bus lines 38-1, 38-2, after that complementary data corresponding to input data are transferred to the data bus line.例文帳に追加

メモリセルへのデータの書き込み動作時に、データ遷移検出回路４０で入力データＤｉｎのレベル変化を検出し、入力データＤｉｎのレベルが変化した時にイコライズ回路４１でデータバス線３８−１，３８−２をイコライズし、その後、データバス線に入力データに対応する相補データを転送することを特徴としている。 - 特許庁

The semiconductor storage device 1 comprises a word driver 20 for applying a driving voltage VXPG_ij to a word line SX connecting to a memory cell 11, and an internal power source circuit 30 for supplying the driving voltage VXPG_ij to the word driver 20 and applying a substrate voltage VXPG_i to back gates of a group of transistors constituting the word driver 20.例文帳に追加

半導体記憶装置１は、メモリセル１１につながるワード線ＳＸに駆動電圧ＶＸＰＧ＿ｉｊを印加するワードドライバ２０と、そのワードドライバ２０に駆動電圧ＶＸＰＧ＿ｉｊを供給し、ワードドライバ２０を構成するトランジスタ群のバックゲートに基板電圧ＶＸＰＧ＿ｉを印加する内部電源回路３０とを備える。 - 特許庁

To provide a flash memory element manufacturing method for which can minimize the interference effect between adjacent cells, and can improve a coupling ratio by increasing the contact area between a dielectric film and a floating gate, and can make the coupling ratio increased, a gate oxide film in a high voltage transistor area thicker than that of the tunnel oxide film in a cell area too.例文帳に追加

隣接セル間の干渉効果を最小化することができ、誘電体膜とフローティングゲートの接触面積を増加させてカップリング比を向上させることができ、セル領域のトンネル酸化膜より厚い高電圧トランジスタ領域のゲート酸化膜によってもカップリング比を増加させることが可能なフラッシュメモリ素子の製造方法の提供。 - 特許庁

To solve the problem that a deterioration of display characteristics is generated, caused by the phenomenon that an ion or an insulating layer interface in the inner part of a electrophoresis display cell forms an electric double layer to form inner potential, and that desired luminance can not be obtained by the influence of a prior display state when writing is performed after a long term memory state.例文帳に追加

電気泳動表示セル内部のイオンまたは絶縁層界面が電気２重層を形成して内部電位を作ることに起因して起こる、表示特性を劣化させるという課題と、長期メモリー状態の後における書き込みにおいて前の表示状態の影響を受けて所望の輝度を得られないという課題とを解決すること。 - 特許庁

A semiconductor integrated circuit device forms a memory cell of an n-channel MISFETQ_L including an n-type gate electrode 10N made of a polycrystalline silicon film with impurities having an n-type conductivity type introduced, and an n-channel MISFETQ_H including a p-type gate electrode 10P made of a polycrystalline silicon film with impurities having a p-type conductivity type introduced.例文帳に追加

ｎ型の導電型を有する不純物が導入された多結晶シリコン膜からなるｎ型ゲート電極１０Ｎを備えるｎチャネル型のＭＩＳＦＥＴＱ_Ｌと、ｐ型の導電型を有する不純物が導入された多結晶シリコン膜からなるｐ型ゲート電極１０Ｐを備えるｎチャネル型のＭＩＳＦＥＴＱ_Ｈとからメモリセルを形成する。 - 特許庁

In write/read control for an electronic disk device for storing data into a semiconductor memory cell 2 and reading them out for the unit of a sector, a CRC check circuit 3 identifies the presence/absence of abnormality in data transferred from a host device 1 from an error detecting code added to the relevant data and reports the identified result to a check but generating circuit 5.例文帳に追加

半導体記憶素子２にセクタ単位にデータを格納し読み出す電子ディスク装置の書き込み／読み出し制御において、上位装置１から転送されてきたデータに異常があるか否かをＣＲＣチェック回路３が当該データに付加されている誤り検出符号で識別し、識別結果をチェックビット生成回路５に通知する。 - 特許庁

According to the memory cell layout, by arranging a pair of bit lines in a direction parallel to the well boundary surface, that is, in a minor axis direction, the lengths of the bit lines are shortened, and further, by arranging a conductive line having a fixed potential between the bit line and the complementary bit line, interference phenomenon caused between the pair of the bit lines can be prevented.例文帳に追加

本発明のメモリセルレイアウトによれば、ビットライン対をウェル境界面と平行した方向、すなわち短軸方向に配置することによってビットラインの長さが縮められ、併せてビットライン及び相補ビットライン間に固定された電位を有する導電ラインを配置することによってビットライン対間で発生する干渉現象が防止できる。 - 特許庁

Thereby, since the layout of an internal power source circuit in the interface circuit 1 can be designed by adjusting to half the power consumption of a chip, wiring width of a power source wiring can be reduced, and also chip size can be reduced by dispersing power consumption to independent internal power sources according to the division of the unit memory cell array.例文帳に追加

このようにすれば、チップの消費電力の１／２に合わせてインタフェース回路における内部電源回路のレイアウトを設計することができるので電源配線の配線幅を小さくすることができ、また上記単位メモリセルアレイの分割に応じて消費電力を独立の内部電源に分散することにより、チップサイズの縮小を図ることが可能になる。 - 特許庁

When a threshold voltage of a memory cell is shifted by detrap of a trap charge trapped by a tunnel insulating film below a floating gate due to degradation of the tunnel insulating film, an amount of a reference current used during verifying or readout is adjusted so that its threshold voltage shift is compensated, and the verifying voltage level or the readout voltage level is adjusted equivalently.例文帳に追加

トンネル絶縁膜の劣化によりフローティングゲート下のトンネル絶縁膜にトラップされたトラップ電荷がデトラップして、メモリセルのしきい値電圧がシフトする際、そのしきい値電圧シフトを補償するように、ベリファイ時または読出時に用いられるリファレンス電流量を調整して、ベリファイ電圧レベルまたは読出電圧レベルを等価的に調整する。 - 特許庁

When generating a data file expressing the ROM module up to a logic level while using a hardware description language, the information of bit data stored in the memory cell of the ROM module is stored in a file different from the data file of the module and in the form referring to the subordinate data file recorded with these bit data, the data file of the ROM module is generated.例文帳に追加

ＲＯＭモジュールをハードウェア記述言語を用いて論理レベルまで表したデータファイルを生成する際に、ＲＯＭモジュールの記憶セルに記憶されるビットデータの情報をモジュールのデータファイルとは別のファイルに格納し、このビットデータが記録された副データファイルを参照する形式でＲＯＭモジュールのデータファイルを生成する。 - 特許庁

The control part manages repetitive control over an erasure operation for applying an erasure voltage to a memory cell within a predetermined range for data erasure, an erasure verify-operation for confirming whether the data erasure is completed, and a step-up operation for making the erasure voltage increase only by a predetermined step-up value when the data erasure is not completed.例文帳に追加

制御部は、データ消去のため所定範囲のメモリセルに対し消去電圧を印加する消去動作、データ消去が完了したか否かを確認する消去ベリファイ動作、及びデータ消去が完了しなかった場合に消去電圧を所定のステップアップ値だけ上昇させるステップアップ動作を繰り返す制御を司る。 - 特許庁

A bottom electrode BE of a ferroelectric capacitor FC in a memory cell MC to be connected to plate lines PL, /PL is connected to an active area AA through a contact between the bottom electrode-active area, and the active area is connected to the plate line formed by the metal wiring layer through a contact cAA-M1 between the active area-metal wiring.例文帳に追加

プレート線ＰＬ，／ＰＬに接続されるメモリセルＭＣにおける強誘電体キャパシタＦＣの下部電極ＢＥを、下部電極−拡散層間コンタクトを介して拡散層ＡＡに接続し、上記拡散層は、拡散層−金属配線間コンタクトｃＡＡ−Ｍ１を介して、金属配線層で形成されるプレート線に接続した。 - 特許庁

The memory cell is constituted of a variable resistor element 1, a MOS transistors 2 as a switching element which controls voltage applied to both ends of the variable resistor element 1, and a resistive element 6 with nonlinear current voltage property which is connected between the MOS transistor 2 and the variable resistor elements 1 (or connected to the drain side of the MOS transistor 2 in series).例文帳に追加

可変抵抗素子１と、可変抵抗素子１の両端に印加する電圧を制御するスイッチング素子としてのＭＯＳトランジスタ２と、可変抵抗素子１とＭＯＳトランジスタ２との間（又はＭＯＳトランジスタ２のドレイン側）に直列に接続された、非線形電流電圧特性を有する抵抗素子６とを備えるメモリセルとして構成した。 - 特許庁

Writing to the memory cell is performed by: supplying potential to a node, at which a source electrode of the write transistor, one of electrodes of the capacitative element, and a gate electrode of the read transistor are electrically connected, by turning on the write transistor; and then making the node retain a predetermined amount of electric charge by turning off the write transistor.例文帳に追加

メモリセルへの書き込みは、書き込み用トランジスタをオン状態として、書き込み用トランジスタのソース電極と、容量素子の電極の一方と、読み出し用トランジスタのゲート電極とが電気的に接続されたノードに電位を供給した後、書き込み用トランジスタをオフ状態として、ノードに所定量の電荷を保持させることで行う。 - 特許庁

Also the device is provided with source line selecting circuits 105 provided respectively between divided source nodes of the memory cell arrays 103, 103' and a boosting circuit 106, and a timing adjusting circuit 104 for shifting apply start timing of high voltage for erasure to a plurality of source nodes among a plurality of source nodes by turning on a plurality of source line selecting circuit 105.例文帳に追加

また、メモリセルアレイ１０３，１０３’の分割されたソースノードと昇圧回路１０６との間にそれぞれ設けられたソース線選択回路１０５と、複数のソース線選択回路１０５のオンによる複数のソースノードへの消去用高電圧の印加開始タイミングを複数のソースノード間でずらせるタイミング調整回路１０４とが設けられる。 - 特許庁

An RRAM memory cell includes a first oxidation resistance layer 20, a first heat resistance metal layer 22, a CMR layer 24, a second heat-resistant metal layer 26, and a second oxidation resistance layer 28; and is formed on a silicon substrate having a metal plug 16 which is connected operably in the silicon substrate, and which is formed on the silicon substrate.例文帳に追加

本発明のＲＲＡＭメモリセルは、第１の酸化耐性層２０と、第１の耐熱性金属層２２と、ＣＭＲ層２４と、第２の耐熱性金属層２６と、第２の酸化耐性層２８とを備える、シリコン基板中に動作可能な接合および該シリコン基板上に形成される金属プラグ１６を有する該シリコン基板上に形成される。 - 特許庁

To provide a magnetoresistive random access memory (MRAM) cell based on a thermally assisted switching writing procedure, comprising a magnetic tunnel junction having at least a first magnetic layer, a second magnetic layer, an insulating layer disposed between the first and second magnetic layers, further comprising a select transistor and a current line electrically connected to the junction.例文帳に追加

少なくとも第一の磁気レイヤ、第二の磁気レイヤ及び第一の磁気レイヤと第二の磁気レイヤの間に配置された絶縁レイヤを有する磁気トンネル接合部を備え、更に、選択トランジスタと、接合部と電気的に接続された電流ラインとを備えた熱アシストスイッチング式書き込み手順にもとづく磁気ランダムアクセスメモリ（ＭＲＡＭ）セルを提供する。 - 特許庁

This semiconductor device is provided with a semiconductor substrate 1, transistors 20b and 20c and capacitors 47 and 48 provided inside the memory cell region 90, a silicon oxide film 2 formed on the surface of a silicon substrate 1 inside the peripheral region 80, an SOI layer 4 formed on the silicon oxide film 2 and the transistor 12 formed on the SOI layer 4.例文帳に追加

半導体装置は、半導体基板１と、メモリセル領域９０内に設けられたトランジスタ２０ｂおよび２０ｃとキャパシタ４７および４８と、周辺領域８０内でシリコン基板１の表面上に形成されたシリコン酸化膜２と、シリコン酸化膜２上に形成されたＳＯＩ層４と、ＳＯＩ層４の上に形成されたトランジスタ１２とを備える。 - 特許庁

The image processing unit 1 includes at least one cell substrate 11 which has on a circuit board a microprocessor, a logic array, a memory device, a connection means for connecting them, and at least one external connection terminal for inputting/outputting an external signal, and has software built in the microprocessor and the logic array determine a processing content of data.例文帳に追加

画像処理ユニット１は、配線基板の上にマイクロプロセッサ、ロジックアレイ、メモリ装置及びこれらを接続する接続手段と外部信号入出力のための少なくとも１つの外部接続端子とを有し、前記マイクロプロセッサ及び前記ロジックアレイに組み込まれるソフトウェアによりデータの処理内容が決定される少なくとも１つのセル基板１１を具備する。 - 特許庁

The magnetic random access memory cell 100 comprises an insulating substrate 110, an electrically conductive base line 130 provided on the insulating substrate, at least one magnetic quantum dot 150 attached to the base line, and an electrically conductive top line 160 provided across at least one magnetic quantum dot in a direction transverse to the base line.例文帳に追加

磁気ランダムアクセスメモリセル１００は、絶縁性基板１１０と、この絶縁性基板上に設けられる導電性のベースライン１３０と、このベースラインに取り付けられる少なくとも１つの磁気量子ドット１５０と、ベースラインを横切る方向に少なくとも１つの量子ドットのところで交差して設けられる導電性のトップライン１６０を有する。 - 特許庁

When an input voltage decision circuit 24 decides that an input voltage exceeds a prescribed voltage, a control circuit 25 of a positive polarity power source selection circuit 22 turns on a first switch SW1 and turns off a second and third switches SW2 and SW3 to supply the input voltage through the first switch SW1 to the memory cell array 21.例文帳に追加

正極性電源選択回路２２の制御回路２５は、入力電圧判定回路２４が入力電圧が所定電圧を越えたと判定すると、第１のスイッチＳＷ１をオンして第２,第３のスイッチＳＷ２,ＳＷ３をオフすることにより、上記入力電圧を第１のスイッチＳＷ１を介してメモリセルアレイ２１に供給する。 - 特許庁

The data read circuit RDC has a current generator 191 to generate a reference current of 10% smaller based on the pass current which flows when reading the initial data, and a comparator 192 to compare the reference current generated by the current generator 191 and the pass current when writing the predetermined data in the memory cell.例文帳に追加

データ読出回路ＲＤＣにおいて、初期データ読出動作により流れる通過電流に基づいて生成される１０％小さいリファレンス電流を生成する電流生成部１９１と、電流生成部１９１により生成したリファレンス電流と、所定のデータをメモリセルに書込んだ場合の通過電流とを比較する比較部１９２とを設ける。 - 特許庁

Then, a column address R is decoded to the decoded result different from the decoded result of the column address W at writing in the column decoders 103C1-103C4, the pixels stored in the memory cell array 5 are read corresponding to the decoded result and the arrangement of the read pixels is rotated in the rotation circuit 142 and outputted.例文帳に追加

そして、列デコーダ１０３Ｃ_1乃至１０３Ｃ_4において、列アドレスＲが、書き込み時における列アドレスＷのデコード結果とは異なるデコード結果にデコードされ、そのデコード結果にしたがい、メモリセルアレイ５に記憶された画素が読み出され、その読み出された画素の並びが、ローテーション回路１４２においてローテーションされて出力される。 - 特許庁

The control unit performs control to repeat a writing operation for applying a writing pulse voltage to a selected memory cell for data writing, a writing verify operation for verifying whether the data writing is finished or not, and a step-up operation for increasing the writing pulse voltage by a predetermined step-up voltage when the data writing is not finished.例文帳に追加

制御部は、データ書き込みのため選択メモリセルに対し書き込みパルス電圧を印加する書き込み動作、データ書き込みが完了したか否かを確認する書き込みベリファイ動作、及びデータ書き込みが完了しなかった場合に書き込みパルス電圧を所定のステップアップ電圧の分だけ上昇させるステップアップ動作を繰り返す制御を司る。 - 特許庁

The gate electrode GA of MOSQA for a peripheral circuit is constituted by the same gate electrode structure as a nonvolatile memory cell of a two-layer gate electrode structure, and a contact hole SC connecting between conductive films 4 and 6 which constitute the gate electrode GA is arranged in a position where it flatly overlaps an active area LA in the plane of the gate electrode GA.例文帳に追加

２層ゲート電極構造の不揮発性メモリセルと同じゲート電極構造によって周辺回路用のＭＯＳＱＡのゲート電極ＧＡを構成し、そのゲート電極ＧＡを構成する導体膜４，６間を接続するコンタクトホールＳＣを、そのゲート電極ＧＡの平面内において活性領域ＬＡと平面的に重なる位置に配置した。 - 特許庁

To provide a DRAM with a memory cell portion and a peripheral circuit portion both installed together, which can integrates on the same substrate a first insulated gate type transistor, capable of forming a minute contact hole with self-alignment to a gate electrode and a second insulated gate type transistor, capable of fully reducing the parasitic resistance, while suppressing short-channel effect.例文帳に追加

本発明は、メモリセル部とその周辺回路部とを混載させてなるＤＲＡＭにおいて、ゲート電極に対して自己整合的に微細なコンタクトホールの開孔が可能な第１の絶縁ゲート型トランジスタと、短チャネル効果を抑制しつつ、寄生抵抗を十分に緩和することが可能な第２の絶縁ゲート型トランジスタとを同一基板上に集積できるようにする。 - 特許庁

The ternary content addressable memory cell 1 is provided with a first magnetic tunnel junction 2 being formed from a storage layer 23, a sense layer 21 having a magnetization direction adjustable relative to the magnetization of the storage layer, an insulating layer 22 between the storage layer and the sense layer, a sense line 3 coupled with the storage layer, a first field line 4 and second field line 5.例文帳に追加

三値連想メモリセル１は、ストレージ層２３から形成されている第１磁気トンネル接合２、ストレージ層の磁化に対して調整可能な磁化方向を有するセンス層２１、及び、ストレージ層とセンス層との間の絶縁層２２を有し、ストレージ層に接続されているセンス線３を有し、第１フィールド線４及び第２フィールド線５を有する。 - 特許庁

Further, the device is provided with a spare discriminating circuit 5 holding the relieving information for relieving the memory cell which cannot take out the information normally, and shared respectively in replacement of the word line WL by the spare word line SWL based on this relieving information and change of a refresh period of the word line WL based on this relieving information.例文帳に追加

さらに正常に情報を取り出すことができないメモリセルを救済するための救済情報を保持し、この救済情報に基いたワード線ＷＬのスペアワード線ＳＷＬへの置き換え、および救済情報に基いたワード線ＷＬのリフレッシュ周期の変更でそれぞれ共有されるスペア判定回路５を具備する。 - 特許庁

In an active area forming a floating gate electrode on an Si substrate forming a burying dispersion area being a control gate so as to be capacity-coupled through an insulating of the surface of the Si substrate and forming a flash memory cell, an n type dispersion area being a source area and a drain area is formed on both sides of the floating gate electrode.例文帳に追加

コントロールゲートとなる埋設拡散領域を形成されたＳｉ基板上にフローティングゲート電極を、Ｓｉ基板表面の絶縁膜を介して容量結合するように形成し、フラッシュメモリセルが形成される活性領域中において、前記フローティングゲート電極の両側にソース領域およびドレイン領域となるｎ型拡散領域を形成する。 - 特許庁

The semiconductor memory has a selection driver to apply voltages to each of the selection gate lines connected to the gates of the selection transistors, a switch circuit to connect the control gate lines connected to the gates of the cell transistors to the corresponding selected gate lines, and a level converter to convert the voltages of the control gate lines into the voltages supplied to the voltage lines.例文帳に追加

半導体メモリは、選択トランジスタのゲートにそれぞれ接続された選択ゲート線に電圧を印加する選択ドライバと、セルトランジスタのゲートにそれぞれ接続された制御ゲート線を、対応する選択ゲート線にそれぞれ接続するスイッチ回路と、制御ゲート線の電圧を電圧線に供給される電圧に変換するレベル変換部とを有している。 - 特許庁

The one-ends of respective variable resistor elements 2 capable of storing information by changes of electric resistance are mutually connected and one electrode of a selection element 3 constituted of a MOSFET or a diode element for selecting two or more variable resistor elements 2 in common is connected to the one-ends of respective variable resistor elements 2 to constitute a memory cell.例文帳に追加

電気抵抗の変化により情報を記憶可能な可変抵抗素子２を複数備え、各可変抵抗素子２の一端同士を接続し、複数の可変抵抗素子２を共通に選択するＭＯＳＦＥＴまたはダイオード素子で構成される選択素子３の一つの電極と各可変抵抗素子の前記一端とを接続して、メモリセルを構成する。 - 特許庁

The device includes: a memory cell array; the error detection and correction circuit performing error detection and correction of read data; and a buffer register that is provided for temporarily storing read data and data to be written and set, such that the number of data bits is a multiple of the number of data bits containing a check bit for processing error detection and correction by the error detection and correction circuit.例文帳に追加

メモリセルアレイと、読み出しデータのエラー検出と訂正を行なうエラー検出訂正回路と、読み出しデータ及び書き込みデータを一時格納するために設けられた、データビット数が前記エラー検出訂正回路によるエラー検出訂正処理の際のチェックビットを含めたデータビット数の整数倍に設定されたバッファレジスタとを備える。 - 特許庁

The voltage control circuit EOCTL has voltage input terminals 422, 423, and voltage output terminals 425, 425, and switches voltage VPCGH, VPCGL inputted from the boosting circuit 430 through the input terminals 422, 423 in accordance with a selection state (logic of PVPCG) of the nonvolatile memory cell to the voltage output terminals 425, 426 and outputs them.例文帳に追加

電圧制御回路ＥＯＣＴＬは、電圧入力端子４２２，４２３及び電圧出力端子４２５，４２６を有し、不揮発性メモリセルの選択状態（ＰＶＰＣＧの論理）に応じて、昇圧回路４３０から入力端子４２２，４２３を介して入力される電圧ＶＰＣＧＨ，ＶＰＣＧＬを、電圧出力端子４２５，４２６に切り換えて出力する。 - 特許庁

When a memory cell is constituted of a first transistor (101) conducted in accordance with a voltage level of a word line (WL) and a second transistor (102) which holds information-voltage transmitted from a data line through the first transistor while which can output information based on the information voltage, the second transistor is made a source follower.例文帳に追加

ワード線（ＷＬ）の電圧レベルに応じて導通される第１トランジスタ（１０１）と、この第１トランジスタを介してデータ線から伝達された情報電圧を保持するとともにその情報電圧に基づく情報出力を可能とする第２トランジスタ（１０２）とを含んでメモリセルが構成されるとき、上記第２トランジスタをソースフォロワとする。 - 特許庁

A gate electrode GA of a MOSQA for a peripheral circuit is configured with the same gate electrode structure as that of a nonvolatile memory cell having a two-layer gate electrode structure, and a contact hole SC for connecting conductive films 4 and 6 constituting the gate electrode GA is arranged at a position at which it overlaps in the plane with an active region LA in a plane of the gate electrode GA.例文帳に追加

２層ゲート電極構造の不揮発性メモリセルと同じゲート電極構造によって周辺回路用のＭＯＳＱＡのゲート電極ＧＡを構成し、そのゲート電極ＧＡを構成する導体膜４，６間を接続するコンタクトホールＳＣを、そのゲート電極ＧＡの平面内において活性領域ＬＡと平面的に重なる位置に配置した。 - 特許庁

Initial threshold voltage at which a memory cell 11 stored in a storage means 16 is in an initial state or in a state after erasure of data and threshold voltage after data is written by applying a pulse of which at least one of time width and a voltage value is smaller than a pulse for obtaining optimum threshold voltage outputted from a gate voltage applying means 14 are obtained and recorded by hardware processing.例文帳に追加

記憶手段１６に記憶させたメモリセル１１が初期状態又はデータ消去後の初期閾値電圧と、ゲート電圧印加手段１４から出力された最適な閾値電圧を得るためのパルスよりも時間幅及び電圧値の少なくとも一方が小さいパルスを印加してデータ書き込み後の閾値電圧と、をハードウェア処理により取得・記録する。 - 特許庁

The semiconductor integrated circuit is provided with a first operation mode for operating by using a first power source voltage and a second operation mode for operating by using a second power source voltage lower than the first power source voltage, and also it includes a memory cell including inverter circuits INV1, INV2, the mutual inputs of which are connected to mutual outputs, and a power source control circuit 2.例文帳に追加

半導体集積回路は、第１の電源電圧を用いて動作する第１の動作モードと、第１の電源電圧より低い第２の電源電圧を用いて動作する第２の動作モードとを有し、かつ互いの入力が互いの出力に接続されたインバータ回路ＩＮＶ１，ＩＮＶ２を含むメモリセルと、電源制御回路２とを含む。 - 特許庁

A memory cell 1 is equipped with an N-type drain region 17 formed in a region which is located at the upper part of a semiconductor substrate 10, adjacent to a floating gate electrode 16, and apart from a control gate electrode 13 and an N-type source region 18 formed in a region which is located adjacent to the control gate electrode 13 and apart from the floating gate 16.例文帳に追加

メモリセル１は、半導体基板１０の上部であって、制御ゲート電極１３に対する浮遊ゲート電極１６側の領域に形成されたｎ型のドレイン領域１７と制御ゲート電極１３に対する浮遊ゲート電極１６と反対側の領域に形成されたｎ型のソース領域１８とを有している。 - 特許庁

The semiconductor memory chip constituting the multi-chip package comprises a cell array, a register having sector information to be erased, an address clock driver generating simultaneously an address clock signal in multi-chip respectively, a counter generating successively addresses, a core driver performing erasing operation for the sector, and a control circuit controlling these components.例文帳に追加

マルチチップパッケージを構成する半導体メモリチップは、セルアレイと、消去するセクタ情報を有するレジスタと、マルチチップで同時にアドレスクロック信号を発生するようにするアドレスクロックドライバと、アドレスを順次に発生するカウンタと、該当セクタに対する消去動作を実行するコアドライバと、これら構成要素を制御する制御回路とを含む。 - 特許庁

The semiconductor memory storage cell comprises a feedback loop comprising of two devices for storing opposite binary values, and data input and output for inputting data to and outputting data from the two devices, and each of the two devices comprising a power source input, such that each device can be powered independently of the other.例文帳に追加

この半導体メモリ記憶セルは、反対の二進値を記憶するための２つのデバイスを含むフィードバックループと、前記２つのデバイスにデータを書き込み、かつこれらデバイスからデータを読み出すためのデータ入出力とを備え、前記２つのデバイスの各々は、１つの電源入力を備え、よって互いに独立して各デバイスに給電できるようになっている。 - 特許庁